| 主权项 |
1.一种具有可配置记忆体之系统,该系统包含:一核心处理器,其具有n个埠;以及许多记忆体排组,其耦接至至少一个埠,该许多记忆体排组之连接可提供实质上同时的资料存取予该核心处理器,其中该许多记忆体排组之数目大于核心处理器中的n个埠,以及其中该许多记忆体排组之每一个系使用者可建构成之静态随机存取记忆体或是快取记忆体。2.如申请专利范围第1项之系统,其中该n个埠的数目为1。3.如申请专利范围第1项之系统,其中该核心处理器乃一数位信号处理器核心。4.如申请专利范围第1项之系统,其中该核心处理器进一步包含:一程式定序器;以及第一和第二资料位址产生器,其耦接至该程式定序器,其中该第一和第二资料位址产生器提供位址予该资料存取。5.如申请专利范围第4项之系统,进一步包含:一第一记忆体滙流排,其耦接至该第一资料位址产生器和该许多记忆体排组;以及一第二记忆体滙流排,其耦接至该第二资料位址产生器和该许多记忆体排组。6.如申请专利范围第5项之系统,其中该第一记忆体滙流排配置成一资料记忆体滙流排,且该第二记忆体滙流排配置成一程式记忆体滙流排。7.如申请专利范围第6项之系统,其中该核心处理器进一步包含:一用于保留指令的快取记忆体,其中该等指令之指令抓取与来自该第二记忆体滙流排之资料存取有冲突。8.如申请专利范围第5项之系统,其中该许多记忆体排组乃平行地连接至该第一记忆体滙流排和该第二记忆体滙流排。9.如申请专利范围第5项之系统,其中该核心处理器进一步包含:一用于储存一运算结果之储存缓冲器。10.如申请专利范围第1项之系统,其中该核心处理器进一步包含:一用于保留指令之快取记忆体,其中该等指令之指令抓取与资料存取有冲突。11.一种具有可配置记忆体之系统,该系统包含:一核心处理器,包含n个埠,一程式定序器,第一和第二资料位址产生器,其耦接至该程式定序器,其中该第一和第二资料位址产生器提供位址予该资料存取,以及一用于储存一运算结果之储存缓冲器;许多记忆体排组,其耦接至该n个埠,该许多记忆体排组之连接可提供实质上同时的资料存取予该核心处理器,其中该许多记忆体排组之数目大于核心处理器中的n个埠;一第一记忆体滙流排,其耦接至该第一资料位址产生器和该许多记忆体排组;一第二记忆体滙流排,其耦接至该第二资料位址产生器和该许多记忆体排组;以及一第三记忆体滙流排,其乃耦接至该储存缓冲器和该许多记忆体排组。12.如申请专利范围第11项之系统,进一步包含:许多多工器,该等多工器乃用于选择性地将该许多记忆体排组连接至该第一、第二、或第三记忆体滙流排。13.一种具有可配置记忆体之装置,该装置包含:一数位信号处理器核心,其具有一资料埠;以及一记忆体系统,其具有许多耦接至该资料埠之区块,其中该等许多区块之连接可经由该资料埠提供实质上同时之资料存取予该数位信号处理器核心,且其中多数个该区块之每一个系可建构成静态随机存取记忆体或快取记忆体。14.如申请专利范围第13项之装置,进一步包含:许多记忆体滙流排,用于将资料由该等许多区块送至该资料埠或将资料由该资料埠送至该等许多区块。15.一种具有可配置记忆体之装置,该装置包含:一数位信号处理器核心具有一资料埠;一记忆体系统,其具有许多耦接至该资料埠之区块,其中该等许多区块之连接可经由该资料埠提供实质上同时之资料存取予该数位信号处理器核心;许多记忆体滙流排,用于将资料由该等许多区块送至该资料埠或将资料由该资料埠送至该等许多区块;以及许多多工器,用于选择性地将该等许多区块连接至该等许多记忆体滙流排。16.一种具有可配置记忆体之装置,该装置包含:一核心处理器,其具有至少一个资料埠;以及一记忆体系统,其连接可经由该至少一个资料埠提供实质上同时的资料存取,其中该记忆体系统包含多数个记忆体排组,每一记忆体排组调适为可由使用者予以建构为静态随机存取记忆体或快取记忆体。17.如申请专利范围第16项之装置,其中该记忆体系统乃由使用者予以建构以提供一整体静态随机存取记忆体(SRAM)设计。18.如申请专利范围第16项之装置,其中该记忆体系统乃由使用者予以建构以提供一整体快取设计。19.如申请专利范围第16项之装置,其中该记忆体系统乃由使用者予以建构以提供一静态随机存取记忆体与快取记忆体之混合设计。图式简单说明:图1为一依照本发明之一具体实施例之数位信号处理器(DSP)之方块图;图2为一记忆体系统之方块图,其包含根据本发明之一具体实施例之两个超级排组;以及图3为另一记忆体系统之具体实施例,其表示小型排组。 |
