| 主权项 |
1.一种半导体装置,用以测试具有N个位置之记忆体 ,该装置包括: 一线性回授移位暂存器(Linear Feedback Shift Register, 简称LFSR),用以建立单方向虚拟随机(log2N)位元的位 址样版,该些位址样版用来当作待测记忆体位置之 位址; 一资料产生器,用以根据该LFSR产生之该些位址样 版产生资料样版,将该些资料样版分成(log2N)+1个位 址资料背景(Address Data Backgrounds,简称ADB)群组,每一 ADB群组具有N个位置,该些资料样版用来当作该待 测记忆体之资料输入; 一比较器,用以输入至该记忆体之资料与由该记忆 体输出之该资料,藉以进行资料完整性验证;以及 一内建自测试(built-in self test,简称BIST)控制器,操 作性地连接至该LFSR,该资料产生器,以及该比较器, 用以控制该记忆体之测试。 2.如申请专利范围第1项所述之装置,其中该些资料 样版包括在每一位置资料中,其在一第一测试步骤 期间以一第一逻辑位准代表以及在一第二测试步 骤期间以一第二逻辑位准代表。 3.如申请专利范围第1项所述之装置,其中该些ADB群 组之一包括在每一位置之该整个宽度中以逻辑位 准低代表之资料,该整个宽度系一个或多个位元。 4.如申请专利范围第1项所述之装置,其中(log2N)+1个 ADB群组中的(log2N)个群组包括在对应于LFSR产生之 一位址之每一位置中,资料具有如位址资料的逻辑 位准之相同逻辑位准,在该位址之预先定义位元位 置。 5.如申请专利范围第1项所述之装置,其中该些(log2N )+1个ADB群组中的该些后续的(log2N)个ADB群组之每一 个被分成一第一子群组及一第二子群组,其中在该 第一子群组之位置以具有一第一逻辑位准之资料 来测试以及在该第二子群组之位置以具有一第二 逻辑位准之资料来测试。 6.如申请专利范围第5项所述之装置,其中后续的ADB 群组之最后具有之资料每隔一个位置具有该第一 逻辑位准。 7.如申请专利范围第5项所述之装置,其中在后续的 ADB群组之每一个之位置被分成两个子群组,直到该 些ADB群组之最后具有N个子群组。 8.如申请专利范围第1项所述之装置,其中该BIST控 制器包括储存之程式码,其在执行时,以一预先定 义之顺序应用该位址产生器产生之该些位址。 9.如申请专利范围第8项所述之装置,其中该预先定 义之顺序为: WD,(RD,Wd'),(RD',WD),RD 10.一种用以测试具有N个位置之记忆体之方法,该 记忆体内嵌于一半导体元件中,包括下列步骤: 使用一LFSR建立单方向的虚拟随机(log2N)位元的位 址样版,该些LFSR位址样版用来当作该待测记忆体 位置之位址;以及 产生资料样版,当作测试资料输入至该记忆体被该 些LFSR位址样版定址之位置,该测试资料系根据该 些LFSR位址样版之位址资料。 11.如申请专利范围第10项所述之方法,其中该测试 资料包括以逻辑位准代表之资料,其与对应之LFSR 位址样版之预先定义位元位置之逻辑位准相同。 12.如申请专利范围第10项所述之方法,更包括之步 骤为将该些资料样版分成(log2N)+1个ADB群组,其中该 些(log2N)+1个ADB群组中的(log2N)个群组的每一个更被 分成两个子群组,一个子群组具有一低逻辑位准资 料以及另一个子群组具有一高逻辑位准。 13.如申请专利范围第12项所述之方法,其中该些(log 2N)个ADB群组之最后具有N个子群组。 图式简单说明: 第1图是习知BIST电路之方块图; 第2图是依照木发明之一实施例之BIST电路之简化 方块图; 第3A图及第3B图是LFSR电路之架构图; 第4图是绘示LFSR计数器之位元数与对应之原生多 项式之间之关系之表格; 第5图是绘示依照本发明之说明的实施例之BIST电 路之方块图; 第6A图、第6B图、第6C图及第6D图绘示本发明之说 明的实施例之四(4)个ADB群组;以及 第7图是本发明之BIST所实现之测试程序之流程图 。 |
