用于DDR SDRAM内部双倍时序测试之具有全速资料变迁架构的半导体积体电路SEMICONDUCTOR INTEGRATED CIRCUIT WITH FULL-SPEED DATA TRANSITION SCHEME FOR DDR SDRAM AT INTERNALLY DOUBLED CLOCK TESTING APPLICATION

摘要

本发明系提供一用于半导体记忆体晶片之全速测试的电路及方法。本发明提供一用于双倍资料传输速度(DDR)同步动态随机存取记忆体(SDRAM)之全速资料变迁架构。在DDR SDRAM之高速或双速强度测试中，其内部时脉速度系为外部时脉速度之两倍，惟如此会造成资料被写入或呈现于资料路径上两次的问题，本发明提供一电路及方法以完成一全速资料变迁架构，其系可克服前述之高速测试时所发生的问题。