| 主权项 |
1.一种组合式晶片承载件,系包括:一压合式基板,其表面形成有复数个第一开口,以外露出埋设于该第一开口下方之电路层;至少一增层式基板,系接置于该压合式基板上,该增层式基板表面具有复数个第二开口,俾曝露出埋设于该第二开口下方之增层线路层,且该增层式基板上复开设有至少一开槽,以供至少一半导体晶片置入;以及复数个导电元件,系形成于该第一开口及第二开口之间,俾连接该电路层及该增层线路层而使该压合式基板与该增层式基板之间电性连接。2.如申请专利范围第1项之组合式晶片承载件,其中,该第一开口之位置系与该第二开口之位置相互对应。3.如申请专利范围第1项之组合式晶片承载件,其中,该开槽系贯穿该增层式基板。4.如申请专利范围第1项之组合式晶片承载件,其中,该开槽系为一单侧开口开槽。5.如申请专利范围第1项之组合式晶片承载件,其中,该导电元件系为一焊锡膏(Solder Paste)。6.如申请专利范围第1项之组合式晶片承载件,其中,该导电元件系为一导电性胶黏剂。7.一种组合式晶片承载件之制法,系包含以下步骤:预备一压合式基板(Laminated Substrate),其表面形成有复数个第一开口,以外露出埋设于该第一开口下方之电路层;制备至少一与该压合式基板接置之增层式基板,该增层式基板表面具有复数个第二开口,俾曝露出埋设于该第二开口下方之增层线路层,且该增层式基板上复开设有至少一开槽,以供至少一半导体晶片置入;以及设置复数个导电元件至该第一开口及第二开口之间,俾连接该电路层及该增层线路层而使该压合式基板与该增层式基板之间电性连接。8.如申请专利范围第7项之组合式晶片承载件之制法,其中,该第一开口之位置系与该第二开口之位置相互对应。9.如申请专利范围第7项之组合式晶片承载件之制法,其中,该开槽系贯穿该增层式基板。10.如申请专利范围第7项之组合式晶片承载件之制法,其中,该开槽系为一单侧开口开槽。11.如申请专利范围第7项之组合式晶片承载件之制法,其中,该导电元件系为一焊锡膏(Solder Paste)。12.如申请专利范围第7项之组合式晶片承载件之制法,其中,该导电元件系为一导电性胶黏剂。13.一种具有组合式晶片承载件之半导体封装件,系包括:一组合式晶片承载件,其包含一压合式基板,至少一增层式基板及提供该压合式基板与增层式基板接合并且电性连接之复数个导电元件,其中,该增层式基板中央部系开设有至少一开槽;至少一半导体晶片,系接置于该组合式晶片承载件之开槽内,并与该组合式晶片承载件电性导接;一封装胶体,用以包覆该半导体晶片;以及复数个焊球,系植接于该组合式晶片承载件上。14.如申请专利范围第13项之半导体封装件,其中,该半导体封装件系为一晶片朝上式(Cavity Up)球栅阵列半导体封装件。15.如申请专利范围第13项之半导体封装件,其中,该压合式基板表面形成有复数个第一开口,以外露出埋设于该第一开口下方之电路层。16.如申请专利范围第13或15项之半导体封装件,其中,该导电元件系形成于该第一开口并与该电路层电性连接。17.如申请专利范围第13项之半导体封装件,其中,该增层式基板表面具有复数个第二开口,俾曝露出埋设于该第二开口下方之增层线路层。18.如申请专利范围第13或17项之半导体封装件,其中,该导电元件系形成于该第二开口并与该增层线路层电性连接。19.如申请专利范围第13项之半导体封装件,其中,该晶片收纳开槽系贯穿该增层式基板。20.如申请专利范围第13项之半导体封装件,其中,该晶片收纳开槽系为一单侧开口开槽。21.如申请专利范围第13项之半导体封装件,其中,该导电元件系为一焊锡膏(Solder Paste)。22.如申请专利范围第13项之半导体封装件,其中,该导电元件系为一导电性胶黏剂。23.如申请专利范围第13项之半导体封装件,其中,该焊球系植接于该压合式基板之一侧。24.如申请专利范围第13项之半导体封装件,其中,该焊球系植接于该增层式基板之一侧。25.一种具有组合式晶片承载件之半导体封装件,系包括:一组合式晶片承载件,其包含一压合式基板,至少一增层式基板及提供该压合式基板与增层式基板接合并且电性连接之复数个导电元件,其中,该压合式基板中央部系开设有至少一开槽;至少一半导体晶片,系接置于该组合式晶片承载件之开槽内,并与该组合式晶片承载件电性导接;一封装胶体,用以包覆该半导体晶片;以及复数个焊球,系植接于该组合式晶片承载件上。26.如申请专利范围第25项之半导体封装件,其中,该半导体封装件系为一晶片朝下式(Cavity Down)球栅阵列半导体封装件。27.如申请专利范围第25项之半导体封装件,其中,该压合式基板表面形成有复数个第一开口,以外露出埋设于该第一开口下方之电路层。28.如申请专利范围第25或27项之半导体封装件,其中,该导电元件系形成于该第一开口并与该电路层电性连接。29.如申请专利范围第25项之半导体封装件,其中,该增层式基板表面具有复数个第二开口,俾曝露出埋设于该第二开口下方之增层线路层。30.如申请专利范围第25或29项之半导体封装件,其中,该导电元件系形成于该第二开口并与该增层线路层电性连接。31.如申请专利范围第25项之半导体封装件,其中,该晶片收纳开槽系贯穿该增层式基板。32.如申请专利范围第25项之半导体封装件,其中,该晶片收纳开槽系为一单侧开口开槽。33.如申请专利范围第25项之半导体封装件,其中,该导电元件系为一焊锡膏(Solder Paste)。34.如申请专利范围第25项之半导体封装件,其中,该导电元件系为一导电性胶黏剂。35.如申请专利范围第25项之半导体封装件,其中,该焊球系植接于该压合式基板之一侧。36.如申请专利范围第25项之半导体封装件,其中,该焊球系植接于该增层式基板之一侧。图式简单说明:第1A图系为本发明具有组合式晶片承载件之半导体封装件之拆解组合示意图;第1B图系为本发明具有组合式晶片承载件之半导体封装件之组合示意图;第2图系本发明组合式晶片承载件之压合式基板之局部剖视图;第3图系本发明组合式晶片承载件之压合式基板之底视图;第4图系本发明组合式晶片承载件之增层式基板之局部剖视图;第5图系本发明组合式晶片承载件之增层式基板之上视图;第6A图系本发明之组合式晶片承载件中,该增层式基板与压合式基板接合前之示意图;第6B图系本发明之组合式晶片承载件中,该增层式基板与压合式基板接合后之示意图;第7图系本发明具有组合式晶片承载件之半导体封装件第二实施例之剖面示意图;第8A图及第8B图系习知以压合法制作多层基板之剖视图;第9图系习知焊线垫环设于晶片周围之基板区域之假想示意图;第10A图系习知晶片朝上型(Cavity Up)半导体封装件之剖视图;以及第10B图系习知晶片朝下型(Cavity Down)半导体封装件之剖视图。 |
