| 主权项 |
1.一种回路滤波器,具有一输入端和一输出端,而该回路滤波器包括:一第一电阻;一第二电阻;一NMOS电晶体,其第一源/汲极端系透过该第一电阻接地,而其闸极端则透过该第二电阻耦接至该输入端和该输出端;一第一电容,其两端分别耦接该NMOS电晶体之闸极端和第二源/汲极端;一第一PMOS电晶体,其第一源/汲极端与该NMOS电晶体之第二源/汲极端彼此互相耦接,而该第一PMOS电晶体之第二源/汲极端则耦接一电压源;以及一第二PMOS电晶体,其第一源/汲极端系透过一电流源接地,其第二源/汲极端系耦接该电压源,而其闸极端与该第一PMOS电晶体之闸极端彼此互相耦接,并耦接该第二PMOS电晶体之第二源/汲极端。2.如申请专利范围第1项所述之回路滤波器,更包括一第二电容,其中一端耦接该输入端,并透过该第二电阻耦接至该NMOS电晶体之闸极端,而该第二电容之另一端则接地。3.如申请专利范围第2项所述之回路滤波器,更包括:一第三电阻,其中一端耦接该输入端,并透过该第二电阻耦接至该NMOS电晶体之闸极端,而该第三电阻之另一端则耦接该输出端;以及一第三电容,其中一端耦接该输出端,另一端则接地。4.一种回路滤波器,具有一输入端和一输出端,而该回路滤波器包括:一第一NMOS电晶体,其第一源/汲极端接地;一第二NMOS电晶体,其第一源/汲极端接地,其第二源/汲极端系透过一电流源耦接至一共同电位,而其闸极端系与该第一NMOS电晶体之闸极端彼此互相耦接,并耦接至该第二NMOS电晶体之第二源/汲极端;一PMOS电晶体,其第一源/汲极端系与该第一NMOS电晶体之第二源/汲极端彼此互相耦接;一第一电阻,用以将该PMOS电晶体之第二源/汲极端连接至该共同电位;一第二电阻,用以将该PMOS电晶体之闸极端连接至该输入端和该输出端;以及一第一电容,一端耦接该PMOS电晶体之第一源/汲极端,另一端则耦接该PMOS电晶体之闸极端。5.如申请专利范围第4项所述之回路滤波器,更包括一第二电容,其中一端耦接该输入端,并透过该第二电阻耦接至该PMOS电晶体之闸极端,而该第二电容之另一端则接地。6.如申请专利范围第5项所述之回路滤波器,更包括:一第三电阻,其中一端耦接该输入端,并透过该第二电阻耦接至该PMOS电晶体之闸极端,而该第三电阻之另一端则耦接该输出端;以及一第三电容,其中一端耦接该输出端,另一端则接地。7.一种回路滤波器,包括:一第一电阻:一第一电容;以及一放大器,具有一增益値,并具有一放大器输入端和一放大器输出端,其中该放大器输入端系透过该第一电阻耦接至该回路滤波器之输入端和输出端,而该放大器输出端则透过该第一电容耦接至该放大器输入端。8.如申请专利范围第7项所述之回路滤波器,更包括一第二电容,其中一端耦接该输入端,并透过该第一电阻耦接至该放大器输入端,而该第二电容之另一端则接地。9.如申请专利范围第8项所述之回路滤波器,更包括:一第二电阻,其中一端耦接该输入端,并透过该第一电阻耦接至该放大器输入端,而该第二电阻之另一端则耦接该输出端;以及一第三电容,其中一端耦接该输出端.另一端则接地。10.一种锁相回路,包括:一振荡器,用以输出一参考时脉讯号;一第一除频器,用以将该参考时脉讯号进行除频,并产生一第一时脉讯号;一相位检测电路,用以将该第一时脉讯号与一第二时脉讯号进行比较,并产生一比较结果;一电荷泵电路,系接收该比较结果;一回路滤波器,耦接该电荷泵电路之输出,其中该电荷泵电路系依据该比较结果来控制该回路滤波器进行充电和放电二者其中之一,而该回路滤波器包括:一第一电阻:一第一电容;以及一放大器,具有一增益値,并具有一放大器输入端和一放大器输出端,其中该放大器输入端系透过该第一电阻耦接至该回路滤波器之输入端和输出端,而该放大器输出端则透过该第一电容耦接至该放大器输入端;一压控振荡器,用以依据该回路滤波器之输出而产生一第三时脉讯号;以及一第二除频器,用以将该第三时脉讯号进行除频,并产生该第二时脉讯号至该相位检测电路。11.如申请专利范围第10项所述之锁相回路,其中该回路滤波器更包括一第二电容,其中一端耦接该输入端,并透过该第一电阻耦接至该放大器输入端,而该第二电容之另一端则接地。12.如申请专利范围第11项所述之锁相回路,其中该回路滤波器更包括:一第二电阻,其中一端耦接该输入端,并透过该第一电阻耦接至该放大器输入端,而该第二电阻之另一端则耦接该输出端;以及一第三电容,其中一端耦接该输出端,另一端则接地。图式简单说明:图1系绘示一种习知之锁相回路的电路方块图。图2系绘示一种改良之锁相回路的电路方块图。图3系绘示依照本发明之一实施例的一种锁相回路之电路方块图。图4系绘示一种电荷泵电路的电路示意图。图5系绘示一种米勒等效电路之示意图。图6A系绘示依照本发明第一实施例的一种回路滤波器之电路图。图6B系绘示依照本发明第二实施例的一种回路滤波器之电路图。图7系绘示依照本发明另一实施例的锁相回路之电路方块图。图8系绘示依照本发明另一实施例的一种锁相回路之电路方块图。 |
