| 主权项 |
1.一种纵型半导体装置,具备有:具有第1主面以及与前述第1主面相对之第2主面之第1导电型半导体基板,且前述半导体基板系具有元件区与设置成包围前述元件区之状的周边区,且具备有:以露出前述第2主面之方式形成于前述半导体基板内部,具有杂质浓度高于前述半导体基板之第1导电型杂质浓度的第2导电型之第1杂质区;设在前述周边区,侧壁系与前述第1主面大致成垂直状之沟渠;以及沿着前述沟渠侧壁朝半导体基板内部形成特定之厚度,并与前述第1杂质区电性连接之第2导电型之第2杂质区,前述沟渠深度d与开口宽w之比d/w(纵横比)系大于5而小于100。2.如申请专利范围第1项之纵型半导体装置,其中,再具备有充填于前述沟渠 内部的充填物。3.一种纵型半导体装置,具备有:具有第1主面以及与前述第1主面相对之第2主面之第1导电型半导体基板,且前述半导体基板系具有元件区与设置成包围前述元件区之状的周边区,且具备有:以露出前述第2主面之方式形成于前述半导体基板内部,具有杂质浓度高于前述半导体基板之第1导电型杂质浓度的第2导电型之第1杂质区;设在前述周边区,由前述第1主面到达前述第1杂质区,且侧壁与前述第1主面形成大致垂直状的沟渠;充填于前述沟渠内部,由第2导电型半导体材料所形成之充填物。4.一种纵型半导体装置之制造方法,系含有:(a)在具有第1主面以及与前述第1主面相对之第2主面之第1导电型半导体基板的前述第2主面侧,形成第2导电型之第1杂质区的步骤;(b)以异向性蚀刻法,使前述半导体基板之周边区形成从前述第1主面到达前述第1杂质区之沟渠的步骤;(c)以离子植入法,将第2导电型杂质从前述沟渠侧壁导入前述半导体基板内,而形成第2杂质区的步骤。5.如申请专利范围第4项之纵型半导体装置之制造方法,其中,前述步骤(c)之离子植入,系包含:当以第1主面之法线为基准,将植入离子的入射角设定为时,使tan以低于前述沟渠之深度d与开口宽w的比d/w(纵横比)的倒数的角度而植入离子。6.如申请专利范围第1项之纵型半导体装置,其中,前述沟渠系具有:以包围前述元件区之方式连续形成,且接近前述元件区之第1侧壁以及距离前述元件区较远之第2侧壁,前述第2杂质区包含有:以前述特定厚度分别从前述第1侧壁以及第2侧壁形成至前述半导体基板内部之第1侧壁侧以及第2侧壁侧的第2杂质区,且具备有与前述第2侧壁侧之第2杂质区形成电性接触之场板。7.一种纵型半导体装置,具备有:具有第1主面以及与前述第1主面相对之第2主面之第1导电型半导体基板,且前述半导体基板系具有元件区与设置成包围前述元件区之状的周边区,且具备有:以露出前述第2主面之方式形成于前述半导体基板内部,具有杂质浓度高于前述半导体基板之第1导电型杂质浓度的第2导电型第1杂质区;设在前述周边区,分别以特定间隔隔开并以包围前述元件区之方式设置的多数沟渠;以特定之厚度由前述多数之沟渠之各个前述沟渠侧壁形成至前述半导体基板内部,与前述第1杂质区电性连接之数个第2导电型之第2杂质区。8.如申请专利范围第7项之纵型半导体装置,其中,前述数个第2杂质区间的间隔系小于15m。图式简单说明:第1图为本发明第1实施形态之半导体装置之俯视图。第2图为本发明第1实施形态之半导体装置之主要部分剖视图。第3图为本发明第1实施形态之半导体装置之主要部分制造程序剖视图。第4图为本发明第1实施形态之半导体装置之主要部分制造程序剖视图。第5图为本发明第1实施形态之半导体装置之主要部分制造程序剖视图。第6图为本发明第1实施形态之半导体装置之主要部分制造程序剖视图。第7图为本发明第1实施形态之半导体装置之主要部分制造程序剖视图。第8图为本发明第1实施形态之变形例之半导体装置之主要部分剖视图。第9图为本发明第2实施形态之半导体装置之主要部分剖视图。第10图为本发明第3实施形态之半导体装置之俯视图。第11图为第10图之B部放大图之一例。第12图为第10图之B部放大图之其他例。第13图系显示间隔W与集极-射极间之逆耐压的关系图。 |
