| 主权项 |
1.一种终端一记忆体流排之方法,其包括:响应一记忆体写,而透过一第一阻抗装置或一第二阻抗装置来驱动一记忆体滙流排线,以及在驱动该记忆体滙流排线之后,利用该第一阻抗装置和该第二阻抗装置来终端该记忆体滙流排线。2.如申请专利范围第1项之方法,其中该终端发生于一记忆体读期间。3.如申请专利范围第1项之方法,其中该终端发生于该记忆体滙流排线之一闲置状态。4.如申请专利范围第1项之方法,其中该驱动包括:有选择地开启该第一阻抗装置或该第二阻抗装置的一个或多个切换装置,而得以为该记忆体滙流排线提供一第一阻抗。5.如申请专利范围第4项之方法,其中该终端包括:有选择地开启该第一阻抗装置之一个或多个切换装置,以及该第二阻抗装置之一个或多个切换装置,以为该记忆体滙流排线提供一第二阻抗。6.一种终端一记忆体流排之方法,其包括:响应一记忆体写,开启一个或多个上拉电晶体或者一个或多个下拉电晶体,以驱动一记忆体滙流排线,以及响应一记忆体读,开启一个或多个上拉电晶体或者一个或多个下拉电晶体,以终端该记忆体滙流排线。7.如申请专利范围第6项之方法,其进一步包括:响应该记忆体写,确定要开启哪些上拉电晶体和下拉电晶体,以为该记忆体滙流排线提供一根据环境变量所调节之第一阻抗。8.如申请专利范围第7项之方法,其进一步包括:响应该记忆体读,确定要开启哪些上拉电晶体和下拉电晶体,以为该记忆体滙流排线提供一根据环境变量所调节之第二阻抗。9.一种记忆体控制器,其包括:一连接到一记忆体滙流排线之记忆体线终端,一连接到该记忆体滙流排线终端之输出缓冲器,其响应第一控制信号而驱动该记忆体滙流排线,响应第二控制信号而终端该记忆体滙流排线,以及电路,其响应一记忆体写而将该等第一控制信号提供给该输出缓冲器,响应一记忆体读而将该等第二控制信号提供给该输出缓冲器。10.如申请专利范围第9项之记忆体控制器,其进一步包括:一连接到该记忆体滙流排线终端以在记忆体读期间接收资料之接收器。11.如申请专利范围第10项之记忆体控制器,其进一步包括:一连接到该输出缓冲器之写锁存器,其响应该等第一控制信号而为该输出缓冲器提供将在该记忆体滙流排线中驱动之资料,以及一连接到该接收器之读锁存器,其在记忆体读期间锁存由该接收器所接收之资料。12.如申请专利范围第9项之记忆体控制器,其中该电路进一步在该记忆体写期间程式化该输出缓冲器,使其具有一第一阻抗,并且在该记忆体读期间程式化该缓冲器,使其具有一第二阻抗,从而该第一阻抗和第二阻抗可随制程之变化而调节。13.如申请专利范围第9项之记忆体控制器,其中:该输出缓冲器包括:复数个第一电晶体,其连接于一第一电压源和该记忆体滙流排线终端之间;以及复数个第二电晶体,其连接于一第二电压源和该记忆体滙流排线终端之间,以及该电路在该记忆体读期间产生该第二控制信号,而得以有选择地开启该等第一电晶体中之一个或多个电晶体和该等第二电晶体中之一个或多个电晶体。14.如申请专利范围第13项之记忆体控制器,其中:该电路在该记忆体写期间产生该等第一控制信号,而得以有选择地开启该等第一电晶体中之一个或多个电晶体,或者该等第二电晶体中之一个或多个电晶体。15.如申请专利范围第13项之记忆体控制器,其中:该电路进一步包括一表格,用于在该记忆体写期间提供一第一指示,其指示该等第一电晶体和该等第二电晶体中所要开启之多个电晶体;并在该记忆体读期间提供一第二指示,其指示该等第一电晶体和该等第二电晶体中所要开启之多个电晶体。16.如申请专利范围第15项之记忆体控制器,其中:该表格基于一衍生自一个或多个环境参数之索引値,而从复数个控制値中选择该第一控制値和该第二控制値。17.一种电脑装置,其包括:一处理器,用以产生读请求和写请求,一挥发性记忆体,用以储存资料,以及一记忆体控制器,其经由一处理器滙流排连接到该处理器,并且经由一记忆体滙流排连接到该挥发性记忆体,该记忆体控制器包括:一输出缓冲器,用以经由该记忆体滙流排将资料写入至该挥发性记忆体,一接收器,用以经由该记忆体滙流排从该挥发性记忆体中接收资料,以及电路,其响应该处理器滙流排之一写请求,而使该输出缓冲器将资料写入至该挥发性记忆体;并响应该处理器滙流排之一读请求,而使该输出缓冲器为该记忆体滙流排提供一终端阻抗。18.如申请专利范围第17项之电脑装置,其中:该输出缓冲器包括:一第一阻抗装置,其连接于该记忆体滙流排之一记忆体滙流排线和一第一电压源之间,以及一第二阻抗装置,其连接于该记忆体滙流排之一记忆体滙流排线和一第二电压源之间,以及该电路促使该第一阻抗装置拉动该记忆体滙流排线至该第一电压源以写第一资料,促使该第二阻抗装置拉动该记忆体滙流排线至该第二电压源以写第二资料,以及响应该读请求,促使该第一阻抗装置和该第二阻抗装置分别拉动该记忆体滙流排线至该第一电压源和该第二电压源。19.如申请专利范围第17项之电脑装置,其中:该输出缓冲器包括:一第一可程式化阻抗装置,其具有一藉由一第一控制信号控制之第一阻抗数値,该第一可程式化阻抗装置拉动该记忆体滙流排线至该第一电压源,以及一第二可程式化阻抗装置,其具有一藉由一第二控制信号控制之第二阻抗数値,该第二可程式化阻抗装置拉动该记忆体滙流排线至该第二电压源,以及该电路可在一记忆体读期间产生该第一控制信号以于该记忆体滙流排上驱动一第一资料信号,并可产生该第二控制信号以于该记忆体滙流排上驱动一第二资料信号,并可产生该第一控制信号和该第二控制信号以终端该记忆体滙流排。20.如申请专利范围第19项之电脑装置,其中:该记忆体包括双资料率记忆体。21.一种终端一记忆体流排之方法,包括:在一记忆体写期间驱动一具有一输出缓冲器之记忆体滙流排线,以及在一记忆体读期间终端具有该输出缓冲器之该记忆体滙流排线。22.如申请专利范围第21项之方法,其中该终端包括:程式化一上拉阻抗装置和一下拉阻抗装置,以在该记忆体读期间为该记忆体滙流排线提供一终端阻抗。23.如申请专利范围第22项之方法,其中该程式化包括:开启该上拉阻抗装置之一个或多个电晶体,以建立一上拉阻抗,以及开启该下拉阻抗装置之一个或多个电晶体,以建立一下拉阻抗,该上拉阻抗和下拉阻抗为该记忆体滙流排线提供该终端阻抗。24.一种机器可读型媒体,其包括多条可执行之指令,其导致一系统:在一记忆体写期间驱动一具有一输出缓冲器之记忆体滙流排线,以及在一记忆体读期间终端具有该输出缓冲器之该记忆体滙流排线。25.如申请专利范围第24项之机器可读型媒体,其中该终端包括:程式化一上拉阻抗装置和一下拉阻抗装置,以在该记忆体读期间为该记忆体滙流排线提供一终端阻抗。26.如申请专利范围第25项之机器可读型媒体,其中该程式化包括:开启该上拉阻抗装置之一个或多个电晶体,以建立一上拉阻抗,以及开启该下拉阻抗装置之一个或多个电晶体,以建立一下拉阻抗,该上拉阻抗和下拉阻抗为该记忆体滙流排线提供该终端阻抗。图式简单说明:图1说明一种电脑装置之一具体实施例。图2说明图1之该电脑装置之一记忆体控制器之一具体实施例。图3说明图2之该记忆体控制器之一记忆体输入/输出缓冲器之一具体实施例。图4说明在图2和3中绘制之该记忆体控制器之一具体实施例之操作。 |
