| 主权项 |
1.一种阻断漏电流之装置,用于具有一记忆格阵列之一记忆体装置中,包括:一行选择线(column selection line),用以选择一记忆体阵列中一记忆格之一行;一列选择线(row selection line),用以选择该记忆体阵列中该记忆格之一列;以及一开关装置,连接到该记忆格、一电源供应端、该行选择线与该列选择线;其中当该行选择线收到一行关闭信号以及该列选择线收到一列关闭信号时,该开关装置会关闭,使得该电源供应端所供应之一电源无法传送至该记忆格,其中当该行选择线以及该列选择线至少其中之一,并无收到该行关闭信号与该列关闭信号至少其中之一时,该电源供应端所供应之该电源可以传送至该记忆格。2.如申请专利范围第1项所述之阻断漏电流之装置,其中该开关装置更包括:一第一开关,连接到该记忆格、该电源供应端以及该行选择线,其中当该行选择线收到该行关闭信号时,该第一开关会关闭,使得该电源无法传送至该记忆格,其中当该行选择线并无收到该行关闭信号时,该电源可以传送至该记忆格;以及一第二开关,连接到该记忆格、该电源供应端以及该列选择线,其中当该列选择线收到该列关闭信号时,该第二开关会关闭,使得该电源无法传送至该记忆格,其中当该列选择线并无收到该列关闭信号时,该电源可以传送至该记忆格。3.如申请专利范围第2项所述之阻断漏电流之装置,其中该第一开关以及该第二开关,个别均包括一PMOS电晶体与PMOSFET电晶体其中之一。4.如申请专利范围第1项所述之阻断漏电流之装置,其中该行关闭信号以及该列关闭信号系由一待机(stand-by)信号所控制。5.一种阻断漏电流之方法,用于具有一阵列之一电路中,该方法包括:选择一记忆体阵列中一记忆格对应之某一行;选择该记忆体阵列中该记忆格对应之某一列;以及当该行收到一行关闭信号以及该列收到一列关闭信号时,一电源供应端所供应之一电源无法传送至该记忆格;其中当该行以及该列至少其中之一,并无收到该行关闭信号与该列关闭信号至少其中之一时,该电源供应端所供应之该电源可以传送至该记忆格。6.如申请专利范围第5项所述之阻断漏电流之方法,其中该行关闭信号以及该列关闭信号系由一待机(stand-by)信号所控制。7.一种记忆体装置,包括:一行选择线(column selection line),用以选择一记忆体阵列中一记忆格之一行;一列选择线(row selection line),用以选择该记忆体阵列中该记忆格之一列;以及一阻断漏电流之装置,其包括一开关装置,连接到该记忆格、一电源供应端、该行选择线与该列选择线;其中当该行选择线收到一行关闭信号以及该列选择线收到一列关开信号时,该开关装置会关闭,使得该电源供应端所供应之一电源无法传送至该记忆格,其中当该行选择线以及该列选择线至少其中之一,并无收到该行关闭信号与该列关闭信号至少其中之一时,该电源供应端所供应之该电源可以传送至该记忆格。8.如申请专利范围第7项所述之记忆体装置,其中该开关装置更包括:一第一开关,连接到该记忆格、该电源供应端以及该行选择线,其中当该行选择线收到该行关闭信号时,该第一开关会关闭,使得该电源无法传送至该记忆格,其中当该行选择线并无收到该行关闭信号时,该电源可以传送至该记忆格;以及一第二开关,连接到该记忆格、该电源供应端以及该列选择线,其中当该列选择线收到该列关闭信号时,该第二开关会关闭,使得该电源无法传送至该记忆格,其中当该列选择线并无收到该列关开信号时,该电源可以传送至该记忆格。9.如申请专利范围第8项所述之记忆体装置,其中该第一开关以及该第二开关,个别均包括一PMOS电晶体与PMOSFET电晶体其中之一。10.如申请专利范围第7项所述之记忆体装置,其中该行关闭信号以及该列关闭信号系由一待机(stand-by)信号所控制。11.如申请专利范围第7项所述之记忆体装置,其中该记忆体阵列,包括一DRAM记忆体阵列。图式简单说明:第1图为一电路示意图,绘示传统DRAM记忆格之电路结构;第2图为一电路示意图,绘示另一传统DRAM记忆格之电路结构;第3图为一电路示意图,绘示一DRAM记忆格之电路结构,系依据本发明之一实施例;第4图为一电路示意图,绘示一DRAM记忆体阵列之电路结构,系依据本发明之一实施例;以及第5图为一电路示意图,绘示产生一行选择信号之电路结构,系依据本发明之一实施例;第6图为一电路示意图,绘示产生一列选择信号之电路结构,系依据本发明之一实施例;第7图为一电路波形图,绘示一正常记忆格区块之信号之波形,系依据本发明之一实施例;以及第8图为一电路波形图,绘示一缺陷记忆格区块之信号之波形,系依据本发明之一实施例。 |
