| 主权项 |
1.一种半导体装置,其特征为:具备:第1层、设在前述第1层内的复数个第1测试元件、黏合于前述第1层之与前述第1层不同的第2层、及设在前述第2层内且电连接于前述第I测试元件的复数个垫。2.如申请专利范围第1项之半导体装置,其中更具备有:分别设置在前述垫上的复数个凸块、经由前述凸块与前述第2层黏合之与前述第1及第2层不同的第3层、及设在前述第3层且电连接于前述第1测试元件的焊球。3.如申请专利范围第1项之半导体装置,其中前述第1测试元件均为同种类的元件。4.如申请专利范围第1项之半导体装置,其中前述第1测试元件是在第1行配置成一行。5.如申请专利范围第1项之半导体装置,其中更具备有:设在前述第1层内,与前述垫电气绝缘之复数个第2测试元件。6.如申请专利范围第5项之半导体装置,其中前述第2测试元件均为同种类的元件。7.如申请专利范围第5项之半导体装置,其中前述第2测试元件为与前述第1测试元件不同种类的元件。8.如申请专利范围第5项之半导体装置,其中前述第1测试元件是在第1行配置成一行,前述第2测试元件是在与第1行不同之第2行配置成一行。9.如申请专利范围第5项之半导体装置,其中前述第2测试元件是设置于前述垫的下方之前述第1层内。10.如申请专利范围第1项之半导体装置,其中更具备有:设在前述第1层内,连接于前述第1测试元件的第1连接构件;及设在前述第2层内,连接于前述垫及前述第1连接构件的第2连接构件。11.如申请专利范围第2项之半导体装置,其中更具备有:设在前述第1层内,连接于前述第1测试元件的第1连接构件;设在前述第2层内,连接于前述垫及前述第1连接构件的第2连接构件;及设在前述第3层内,连接于前述凸块及前述焊球的第3连接构件。12一种半导体装置的制造方法,其特征为:具备:分别形成具备复数个第1测试元件的第1层与具备复数个垫之与前述第1层不同的第2层之工序;及黏合前述第1及第2层,将前述第1测试元件与前述垫加以电连接的工序。13.如申请专利范围第12项之半导体装置的制造方法,其中在形成前述第2层之际,在前述垫上分别形成复数个凸块,与前述第1及第2层的形成不同地形成具备有焊球的第3层,在将前述第1及第2层黏合后,黏合前述第2及第3层,经由前述凸块使前述第1测试元件与前述焊球加以电连接。14.如申请专利范围第12项之半导体装置的制造方法,其中前述第1测试元件均为同种类的元件。15.如申请专利范围第12项之半导体装置的制造方法,其中前述第1测试元件是在第1行配置成一行。16.如申请专利范围第12项之半导体装置的制造方法,其中在形成前述第1层之际,在前述第1层内形成与前述垫电绝缘之复数个第2测试元件。17.如申请专利范围第16项之半导体装置的制造方法,其中前述第2测试元件均为同种类的元件。18.如申请专利范围第16项之半导体装置的制造方法,其中前述第2测试元件为与前述第1测试元件不同种类的元件。19.如申请专利范围第16项之半导体装置的制造方法,其中前述第1测试元件是在第1行配置成一行,前述第2测试元件是在与第1行不同之第2行配置成一行。20.如申请专利范围第16项之半导体装置的制造方法,其中前述第2测试元件是设置于前述垫的下方之前述第1层内。21.如申请专利范围第12项之半导体装置的制造方法,其中在形成前述第1层之际,在前述第1层内形成连接于前述第1测试元件的第1连接构件,在形成前述第2层之际,在前述第2层内形成连接于前述垫及前述第1连接构件的第2连接构件。22.如申请专利范围第13项之半导体装置的制造方法,其中在形成前述第1层之际,在前述第1层内形成连接于前述第1测试元件的第1连接构件,在形成前述第2层之际,在前述第2层内形成连接于前述垫及前述第1连接构件的第2连接构件,在形成前述第3层之际,在前述第3层内形成连接于前述凸块及前述焊球的第3连接构件。23.一种半导体装置的测试方法,其特征为:具备:分别形成具备复数个第1测试元件的第1层、与具备复数个垫之与前述第1层不同的第2层之工序;黏合前述第1及第2层,使前述测试元件的至少一部分的元件与前述垫电连接的工序;及评价前述测试元件的至少一部分的元件之性能的工序。24.如申请专利范围第23项之半导体装置的测试方法,其中在形成前述第2层之际,在前述垫上分别形成复数个凸块,与前述第1及第2层的形成不同地形成具备有焊球的第3层,在将前述第1及第2层黏合后,黏合前述第2及第3层,经由前述凸块使前述测试元件的至少一部分的元件与前述焊球加以电连接。25.如申请专利范围第23项之半导体装置的测试方法,其中前述测试元件是将每相同种类的元件形成于一行。26.如申请专利范围第25项之半导体装置的测试方法,其中前述测试元件是对于每个前述相同种类的元件进行评价。图式简单说明:第1A图是显示本发明的第1实施形态的TEG晶片的平面图;第1B图是显示治着第1A图的1B-1B线的TEG晶片的断面图。第2A图是显示本发明的第1实施形态的测试站部的平面图;第2B图是沿着第2A图的IIB-IIB线的测试站部的断面图。第3A图是显示本发明的第1实施形态的探针垫部的平面图;第3B图是沿着第3A图的IIIB-IIIB线的探针垫部的断面图。第4图是显示本发明的第1实施形态的TEG晶片的平面图。第5A图是显示以往技术的TEG晶片的平面图;第5B图是显示本发明的第1实施形态的TEG晶片的平面图。第6A图是显示本发明的第2实施形态的TEG晶片的平面图;第6B图是显示治着第6A图的VIB-VIB线的TEG晶片的断面图。第7图是显示本发明的第2实施形态的测试站部的平面图。第8图是显示本发明的第2实施形态的配线层部的断面图。第9图是显示本发明的第2实施形态的晶片承载部的断面图。第10A图是显示本发明的第2实施形态之黏合测试站部与配线层部的状态之断面图;第10B图是显示本发明的第2实施形态之黏合测试站部与配线层部及晶片承载部的状态之断面图。第11图是显示本发明的第1及第2实施形态的其他TEG晶片的平面图。第12图是显示本发明的第1及第2实施形态的其他TEG晶片的平面图。第13图是显示以往技术的TEG晶片的平面图。第14图是沿着第13图的XIV-XIV线的TEG晶片的断面图。 |
