| 主权项 |
1.一种用以制造自我对准交叉点记忆体阵列的方 法,包括: (a)准备一基片,包括形成任何支援电子结构之步骤 ; (b)在该基片上形成一P-井区之步骤; (c)植入离子以形成一深N+区域之步骤; (d)植入离子,在该N+区域上形成一P+区域,以形成一P +/N接合区; (e)在该P+区域上沉积一障壁金属层之步骤; (f)在该障壁层上沉积一底部电极层之步骤; (g)在该底部电极层上沉积一牺牲层之步骤; (h)在步骤(a)-(g)中所制成之结构上划定活性区并施 以蚀刻处理,以移除该牺牲层,底部电积层,障壁金 属层,P+区域,及N+区域上若干部分之步骤,以形成一 沟渠; (i)将氧化物以沉淀法填注于该沟渠内之步骤; (j)在该牺牲层上图样化并进行蚀刻处理之步骤; (k)沉积形成一PCMO层,该层系自我对准该底部电极 层之其余部分; (l)沉积形成一顶部电极层; (m)在该顶部电极层上划定图样并进行蚀刻处理;及 (n)完成该记忆体阵列之结构。 2.如申请专利范围第1项之方法,包括:(o)形成附加 之各项电子装置,并于前述对该顶部电极层进行划 定图样及蚀刻处理之后,执行金属化处理之步骤。 3.如申请专利范围第1项之方法,其中所述(c)植入离 子以形成一深N+区域之步骤,包括植入能量约在60 keV至200keV之间,离子剂量范围约在51014离子/平方 公分至21015离子/平方公分之间的磷离子之步骤 。 4.如申请专利范围第3项之方法,其中所述(c)植入离 子以形成一深N+区域之步骤,包括:植入能量强度约 在100keV至250keV之间,离子剂量范围约在11014离子/ 平方公分至21015离子/平方公分之间之多能量磷 以降低N+区域之电阻性之步骤。 5.如申请专利范围第1项之方法,其中所述(d)植入离 子以形成一浅P+区域之步骤包括:植入能量强度约 在20keV至60keV之间,离子剂量范围约在11015离子/ 平方公分,至51015离子/平方公分之BF2离子。 6.如申请专利范围第1项之方法,其中所述(e)沉积一 障壁金属层之步骤,包括:沉积一层厚度约在10奈米 至50奈米之间的一种选自一批障壁金属(包括,TaN, TiN,WN及TiTaN)中之障壁金属之步骤。 7.如申请专利范围第1项之方法,其中所述(f)沉积一 底部电极层之步骤,包括:沉积一层厚度约在50奈米 至300奈米之间的一种选自一批电极材料(包括,Pt及 Ir)中之底部电极材料之步骤。 8.如申请专利范围第1项之方法,其中所述(g)沉积一 牺牲层之步骤,包括:沉积一层厚度约在200奈米至 400奈米之间的一种选自一批含有多矽晶及氮化矽 之材料中之适当材料之步骤。 9.如申请专利范围第1项之方法,其中所述(1)沉积一 顶部电极层之步骤,包括:沉积一层厚度约在50奈米 至300奈米之间的一种选自一批电极材料(包括Pt及 Ir)之顶部电极材料之步骤。 10.一种用以制造含有一个部分对准PCMO电阻器列柱 之自我对准交叉点记忆体阵列之方法,包括: (a)准备一基片,包括形成任何支援电子结构之步骤 ; (b)在该基片上形成一P-井区之步骤; (c)植入离子以形成一深N+区域之步骤; (d)植入离子,在该N+区域上形成一P+区域,以形成一P +/N接合区; (e)在该P+区域上沉积一障壁金属层之步骤; (f)在该障壁层上沉积一底部电极层之步骤; (g)在该底部电极层上沉积一牺牲层,包括沉积一层 选自一批含有多矽晶及矽氮化物之材料之步骤; (h)在步骤(a)至(g)中所制成之结构上执行图样化及 蚀刻处理,以移除上述牺牲层,底部电积层,障壁层, P+区域,及N+区域之一部分,以形成一沟渠; (i)将氧化物以沉淀法填入该沟渠内; (j)对该牺牲层进行图样化及蚀刻处理; (k)沉积一层可自我对准该底部电极层其余部分之 PCMO层; (l)沉积一顶部电极层; (m)对该顶部电极层进行样化及蚀刻处理;及 (n)完成该记忆体阵列之结构。 11.如申请专利范围第10项之方法,包括:(o)形成一些 附加电子结构,并于该顶部电极层上完成划定图样 及蚀刻处理后,执行金属化处理。 12.如申请专利范围第10项之方法,其中所述(c)植入 离子以形成一深N+区域之步骤,包括植入能量强度 范围约在60keV至200keV之间,离子剂量范围约在5 1014离子/平方公分至21015离子/平方公分之间的 磷离子之步骤。 13.如申请专利范围第12项之方法,其中所述(c)植入 离子以形成一深N+区域之步骤,包括:植入能量强度 约在100keV至250keV之间,离子剂量范围约在11014离 子/平方公分至21015离子/平方公分之间之多能量 磷以降低N+区域之电阻性之步骤。 14.如申请专利范围第10项之方法,其中所述(d)植入 离子以形成一浅P+区域之步骤,包括:植入能量强度 约在20keV至60keV之间,离子剂量范围约在11015离子 /平方公分,至51015离子/平方公分之BF2离子。 15.如申请专利范围第10项之方法,其中所述(e)沉积 一障壁金属层之步骤,包括:沉积一层厚度约在10奈 米至50奈米之间的一种选自一批障壁金属(包括,TaN ,TiN,WN及TiTaN)中之障壁金属之步骤。 16.如申请专利范围第10项之方法,其中所述(f)沉积 形成一底部电极层之步骤,包括:沉积一层厚度约 在50奈米至300奈米之间的一种选自一批电极材料( 包括,Pt及Ir)中之底部电极材料之步骤。 17.如申请专利范围第10项之方法,其中所述(g)沉积 形成一牺牲层之步骤,包括:沉积一层厚度约在200 奈米至400奈米之间的牺牲材料。 18.如申请专利范围第10项之方法,其中所述(l)沉积 形成一顶部电极层之程序,包括:沉积一层厚度范 围约在50奈米至300奈米之间的一种选自一批电极 材料(包括Pt及Ir)之顶部电极材料之步骤。 19.一种用于制造自我对准交叉点记忆体阵列之方 法,包括下列步骤: (a)准备一块基片,包括形成任何支援电子结构; (b)在该基片上形成一P-井区; (c)植入离子,以形成一深N+区域,包括植入能量强度 范围约在60kev至200kev之间,离子剂量范围约在5 1014离子/平方公分至21015离子/平方公分之间的 磷离子; (d)植入离子,以便在该N+区域上形成一浅P+区域进 而形成一P+/N接合区,包括植入能量强度范围约在20 keV至60kev之间,离子剂量范围约在11015离子/平方 公分至51015离子/平方公分之间之BF2离子; (e)在该P+区域上沉积一障壁金属层,包括沉积形成 一层厚度范围约在10奈米至50奈米之间的一种选自 一批障壁金属(包括,TaN,TIN,WN及TiTaN)之障壁金属材 料; (f)在该障壁金属层上沉积形成一底部电极层,包括 ,沉积形成一种厚度范围约在50奈米至300奈米之间 的一种选自一批电极材料(包括,Pt及Ir)之金属材料 ; (g)在该底部电极层上沉积一牺牲层,包括:沉积形 成一种选自一批含有多矽晶及矽氮化物之各种材 料中,且厚度范围约在200奈米至400奈米间的材料; (h)在步骤(a)-(g)中制成之结构体上划定图样并执行 蚀刻处理,分别移除该牺牲层,底部电积层,障壁层, P+区域,及N+区域之一部分,以形成一沟渠; (i)以沉积法将氧化物填入该沟渠内; (j)在牺牲层上划定图样并执行蚀刻处理; (k)沉积形成一层可自我对准上述底部电极层其余 部分之PCMO层; (l)沉积形成一顶部电极层; (m)在该顶部电极层上划定图样并执行蚀刻处理;及 (n)完成该记忆体阵列结构之制造。 20.如申请专利范围第19项之方法,另亦包括一(o)步 骤,该步骤系形成若干电子结构体,并在该顶部电 极层上完成划定图样及蚀刻处理后,执行金属化处 理。 21.如申请专利范围第19项之方法,其中所述(c)植入 离子,以形成一深N+区域之步骤,包括:植入能量强 度范围约在100kev至250kev之间,离子剂量范围约在1 1014离子/平方公分至21015离子/平方公分之间 的多能量磷以降低N+区域之电阻性之步骤。 22.如申请专利范围第19项之方法,其中所述(l)沉积 一顶部电极层之步骤,包括:沉积一层厚度范围约 在50奈米至300奈米之间的一种选自一批电极材料( 包括Pt及Ir)之顶部电极材料之步骤。 图式简单说明: 图1所示系本发明所揭露(记忆体)陈列制造方法一 项开始步骤之剖面图。 图2所示系图1所示阵列之一种俯视平面图。 图3所示系图2中以线条3-3标示部分之一种剖面图 。 图4所示系图2所示阵列之一种俯视平面图为简起 见,未显示各条金属互相连接线路。 图5所示系图4中以线条5-5标示部分之一种剖面图 。 图6所示系图4中以线条6-6标示部分之一种剖面图 。 图7所示系图4中以线条7-7标示部分之一种剖面图 。 图8所示系依照本发明说明之结构所制成之一种记 忆体阵列之俯视平面图,其中若干部分系以分解图 ,以显示其细部结构。 图9所示系图8中以线条9-9标示部分之一种剖面图 。 图10所示系图8中以线条10-10标示部分之一种剖面 图。 |
