发明名称 用于层级核心之测试电路及方法
摘要 本发明提供一种包装架构,其具有一母核心A和一子核心B。该母核心A包含扫描链70、包装输入单元71、包装输出单元74和一母TAM,PTAM〔0:2〕。类似地,该子核心包含扫描链76、包装输入单元75和包装输出单元72,并且系连接至一子TAM,CTAM〔0:2〕。每一个子核心之包装输入单元75和包装输出单元72皆经调适而连接至该母TAM,PTAM,另外亦连接至该子TAM,CTAM,从而使该子核心同时处于内测试和外测试模式(In–test and Ex–testmodes),并且使得该母和子核心得以并行测试。
申请公布号 TW200533941 申请公布日期 2005.10.16
申请号 TW094105876 申请日期 2005.02.25
申请人 皇家飞利浦电子股份有限公司 发明人 山地普 库莫 高尔
分类号 G01R31/303 主分类号 G01R31/303
代理机构 代理人 陈长文
主权项
地址 荷兰