| 摘要 |
本发明系一种包含有内部时脉倍增器的半导体记忆装置，包括：一内部时脉倍增器，用以在读取模式中倍增内部时脉信号，藉此输出一倍增时脉信号，以反应复数个外部控制信号，并延迟该外部时脉信号而输出一时脉控制信号；一感测放大器控制信号产生器，用以接收该时脉控制信号以及该等复数个外部控制信号的一待命信号，该待命信号代表资料的输出状态，以产生复数个感测放大器控制信号，用以控制该感测放大器的输出资料之输出；一感测放大器输出单元，用以输出该感测放大器的输出资料，以反应复数个感测放大器控制信号；以及一输出缓冲单元，用以在资料输送出去时，以同步于该倍增时脉信号方式来输出该感测放大器的输出资料，以反应该待命信号。 |
