| 主权项 |
1.一种半导体装置,为具有设在半导体基板之第1主面的第1主电极及设在前述半导体基板之第2主面的第2主电极而于前述半导体基板之厚度方向有主电流流通之半导体装置,其中前述半导体基板具有设在前述第2主面之至少一个凹部,由而至少具备具有第1厚度之第1领域,及具有比前述第1厚度为薄之第2厚度的第2领域,又前述第2领域为对应于前述至少一个凹部的形成领域,前述第2主电极为设在前述至少一个凹部内,以及前述第2厚度为设定在维持前述半导体装置之耐压的厚度。2.如申请专利范围第1项之半导体装置,其中前述第2主电极系由与前述半导体基板做欧姆接触或萧特基接触的材料构成。3.如申请专利范围第1项之半导体装置,其中更具备设在对应于前述至少一个凹部之底面之前述半导体基板的表面内,且具有比前述半导体基板之不纯物浓度高之不纯物浓度的半导体领域。4.如申请专利范围第3项之半导体装置,其中前述半导体领域之导电型与前述半导体基板之导电型为相反的导电型。5.如申请专利范围第3项之半导体装置,其中前述半导体领域之导电型与前述半导体基板之导电型为相同的导电型。6.如申请专利范围第1项之半导体装置,其中前述凹部为设在前述半导体装置之大致中央部。7.如申请专利范围第1项之半导体装置,其中更具备设在对应于前述至少一个凹部之侧面之前述半导体基板之表面的绝缘膜。8.如申请专利范围第1项之半导体装置,其中更具备设在前述半导体基板之前述第1主面之表面内,用以缓和前述半导体装置之周边部之电场的电场接触环,以及前述第2领域为设在前述电场接触环包围的领域。9.如申请专利范围第8项之半导体装置,其中前述电场接触环为设在对应于前述第1领域之前述半导体基板之前述第1主面的表面内。10.如申请专利范围第1项之半导体装置,其中前述至少一个凹部之侧面系相对于前述第2主面以超过90的角度倾斜。11.如申请专利范围第1项之半导体装置,其中前述半导体基板为第1导电型,并更具备:对前述半导体基板之前述第1主面的表面全面而设之第2导电型的第1半导体领域;由前述第1主面的表面贯通前述第1半导体领域而设之沟部;被覆前述沟部之内壁面之闸极绝缘膜;埋设在前述闸极绝缘膜围绕之前述沟部内之闸极电极;选择性地设在前述第1半导体领域之表面内且一部分为接于前述闸极绝缘膜之第1导电型的第2半导体领域;设在对应于前述至少一个凹部之底面的前述半导体基板之表面内之第2导电型的第3半导体领域;设在前述第2主面侧之前述第1领域的表面内之第1导电型的第4半导体领域;以及以接于前述第4半导体领域的状态而设之第3主电极,且前述第1主电极为以接于前述第2半导体领域的状态而设,及前述第2主电极为电气地连接于前述第3半导体领域。12.如申请专利范围第11项之半导体装置,其中前述至少一个凹部为以导体层埋入,前述第3半导体领域接于前述导体层,前述第2主电极为设在前述导体层的表面上。13.如申请专利范围第12项之半导体装置,其中前述第2主电极及前述第3主电极为构成共通主电极而跨设在前述第4半导体领域的表面及前述导体层的表面双方。14.如申请专利范围第11项之半导体装置,其中于前述第1领域更具备设在比前述第3半导体领域更接近前述第2主面之位置之载体的寿命变短之寿命控制领域。15.如申请专利范围第11项之半导体装置,其中于前述第1领域更具备设在比前述第3半导体领域更接近前述第1主面之位置之载体的寿命变短之寿命控制领域。16.如申请专利范围第11项之半导体装置,其中更具备设在对应于前述凹部之侧面之前述半导体基板的表面之绝缘膜。17.如申请专利范围第11项之半导体装置,其中前述凹部之深度为设定于使前述第3半导体领域之底部与前述沟部之底部的距离为100至200m。18.如申请专利范围第11项之半导体装置,其中前述凹部之宽度为设定在0.2至100m的范围。19.如申请专利范围第1项之半导体装置,其中前述第1厚度为设定在500至650m的范围,前述第2厚度为设定在60m程度。20.一种半导体装置,为具有设在半导体基板之第1主面的第1主电极以及设在前述半导体基板之第2主面的第2主电极而于前述半导体基板之厚度方向有主电流流通之半导体装置,其中前述半导体基板具有设在前述第2主面之至少一个凹部,由而至少具备具有第1厚度之第1领域,及具有比前述第1厚度为薄之第2厚度的第2领域,又前述第2厚度为设定于维持前述半导体装置之耐压的厚度,前述第2领域为对应于前述至少一个凹部的形成领域,前述至少一个凹部内为以导体层埋入,以及前述第2主电极为设在前述导体层的表面上。图式简单说明:第1图表示本发明之半导体装置使用之半导体基板构成的剖视图。第2图表示本发明之半导体装置使用之半导体基板构成的俯视图。第3图表示本发明之半导体装置使用之半导体基板之晶圆状态之构成的俯视图。第4图表示本发明之半导体装置第1实施形态之构成剖视图。第5图表示本发明之半导体装置第2实施形态之构成剖视图。第6图表示本发明之半导体装置第3实施形态之构成剖视图。第7图表示本发明之半导体装置第4实施形态之构成剖视图。第8图表示本发明之半导体装置第5实施形态之构成剖视图。第9图表示本发明之半导体装置第6实施形态之构成剖视图。第10图表示本发明之半导体装置使用之半导体基板之另一构成例剖视图。第11图表示本发明之半导体装置使用之半导体基板之另一构成例剖视图。第12图表示本发明之半导体装置使用之半导体基板之另一构成例剖视图。第13图表示本发明之半导体装置使用之半导体基板构成的俯视图。第14图表示本发明之半导体装置使用之半导体基板之晶圆状态之构成的俯视图。第15图表示切割线(dicing line)之配设位置俯视图。第16图表示切割线之配设位置剖视图。第17图表示设定有切割线之状态的半导体晶圆构成之俯视图。第18图表示设定有切割线之状态的半导体晶圆构成之俯视图。第19图表示电场接触环(field contact ring)之配设位置的俯视图。第20图表示图场接触环之配置位置的剖视图。第21图表示具有复数之凹部之半导体基板之构成的俯视图。第22图表示具有复数之凹部之半导体基板之于晶圆状态的构成俯视图。第23图表示具有复数之凹部之半导体基板之构成的俯视图。第24图表示本发明之半导体装置使用之半导体基板之变形例的构成例剖视图。第25图表示本发明之半导体装置使用之半导体基板之构成的剖视图。第26图表示本发明之半导体装置使用之半导体基板之构成的俯视图。第27图表示本发明之半导体装置使用之半导体基板构成之俯视图。第28图表示本发明之半导体装置第7实施形态之构成剖视图。第29图表示本发明之半导体装置第7实施形态之制造工序说明用剖视图。第30图表示本发明之半导体装置第7实施形态之制造工序说明用剖视图。第31图表示本发明之半导体装置第7实施形态之制造工序说明用剖视图。第32图表示本发明之半导体装置第7实施形态之制造工序说明用剖视图。第33图表示本发明之半导体装置第7实施形态之制造工序说明用剖视图。第34图表示本发明之半导体装置第7实施形态之更具体构成的剖视图。第35图表示本发明之半导体装置第7实施形态的构成,其更限定的使用形态之剖视图。第36图表示本发明之半导体装置第7实施形态之第1变形例之构成的剖视图。第37图表示本发明之半导体装置第7实施形态之第2变形例之构成的剖视图。 |
