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1.一种用于被连接至承载数个表示在一逻辑设计中测试涵盖范围之编码状态涵盖范围信号的一滙流排的一通用目的效能计数器(GPPC)之电路,其中该电路用于解码及捕取该编码涵盖范围资讯,包含:一选择电路为可操作的以在该滙流排上选择来自一多位元事件信号之编码状态涵盖范围信号;一行解码器为可操作的用于将编码状态涵盖范围信号解码为N个one-hot信号,其在测试之际根据对应的状态之涵盖范围被声明;以及一捕取电路被耦合于该行解码器以捕取该等N个one-hot信号以便进一步处理。2.如申请专利范围第1项所述之电路,其中该捕取电路包含:一OR逻辑区块用于对具有储存于一暂存器区块中之一个N-位元遮蔽値的该等N个one-hot信号进行逐一位元的OR运算,该OR逻辑区块为可操作的以产生一个N-位元输出;以及一多工器(MUX)区块为可操作的,以在至少一控制信号之控制下由该OR逻辑区块选择该N-位元输出,其中该N-位元输出为可操作的以在被该MUX区块选择时被储存于该暂存器区块内。3.如申请专利范围第2项所述之电路,其中该OR逻辑区块包含N个2-输入OR闸。4.如申请专利范围第2或3项所述之电路,其中该MUX区块包含N个MUX元素,每一个用于选择该N-位元输出之一特定位元。5.如申请专利范围第2或3项所述之电路,其中该MUX区块包含N个MUX元素,每一个对二控制信号反应而为可操作的用于在包括有该N-位元输出之一特定位元的4个MUX输入间选择。6.如申请专利范围第5项所述之电路,其中该等MUX输入之一包含一値被储存于一控制状态暂存(CSR)中。7.如申请专利范围第5项所述之电路,其中该等MUX输入之一包含该遮蔽値被储存于该暂存器区块中。8.如申请专利范围第5项所述之电路,其中该等MUX输入之一包含一固定的二进位0値。9.一种捕取在一逻辑设计中状态涵盖范围资讯之方法,包含:将在该逻辑设计于测试下被施用时所产生的状态涵盖范围资讯编码为被连接至一效能计数器之一滙流排的一段上;选择该段之滙流排用于处理;将该段之滙流排解码为N个one-hot信号,其中当在该逻辑设计中之一对应状态在测试之际已被涵盖时每一one-hot信号被声明;用储存于一暂存器区块内之一个N-位元遮蔽値对该等N个one-hot信号进行逐一位元的OR运算;以及在至少一控制信号之控制下用一多工器(MUX)区块操作来选择该N-位元输出,其中该N-位元输出为可操作的以在被该MUX区块选择时被储存于该暂存器区块内。10.如申请专利范围第9项所述之捕取在一逻辑设计中状态涵盖范围资讯之方法,其中N为80。图式简单说明:第1图为一方块图,显示在一逻辑设计中的通用目的资料收集;第2图为一方块图,显示依据一实施例之一通用目的效能计数器(GPPC);第3图为第2图之通用目的效能计数器的更详细方块图;第4图显示一方法,其中信号由一可观察性滙流排被映象至依照一实施例之通用目的效能计数器;第5A图显示被配以一GPPC之一涵盖范围解码/捕取电路用于解码及捕取在一可观察性滙流排段被编码之编码状态涵盖范围信号;第5B图显示一个3对8线路的解码器用于产生可由三状态涵盖范围信号被解码的八个one-hot信号;第5C图为一真値表,被配以第5图显示之3对8线路的解码器;第5D图显示一列解码器为可操作的一解码电路的实施例;第6图为用于依据一实施例获得及捕取在一逻辑设计中之编码涵盖范围资讯的系统之方块图;以及第7图显示依据一实施例之测试涵盖范围方法的流程图。 |
