| 主权项 |
1.一种可抑制同步切换杂讯之时间延迟电路,由并联多数个延迟模组组成,用以接收一输入讯号,并输出多数组输出讯号,其中每一该些延迟模组接收并延迟该输入讯号后,输出该些多数组输出讯号其中之一;其中每一该些延迟模组延迟该输入讯号的延迟时间皆不相同。2.如申请专利范围第1项所述之可抑制同步切换杂讯之时间延迟电路,其中该延迟模组包括:一第一延迟单元,用以接收并延迟该输入讯号,输出一第一延迟讯号;以及一第二延迟单元,该第二延迟单元至少具有一延迟器,该延迟器用以接收该第一延迟讯号,并输出该些多数组输出讯号其中之一。3.如申请专利范围第2项所述之可抑制同步切换杂讯之时间延迟电路,其中该第一延迟单元系一反相器。4.如申请专利范围第2项所述之可抑制同步切换杂讯之时间延迟电路,其中该延迟器系一反相器。5.如申请专利范围第2项所述之可抑制同步切换杂讯之时间延迟电路,其中当该时间延迟电路具有n组延迟模组时,该第n组延迟模组之该第二延迟单元即并联n组延迟器,其中n为正整数。6.一种可抑制同步切换杂讯之低电压差动讯号(LVDS)电路,包括:一控制工作周期时间电路,用以接收并延迟一输入讯号,输出一第一输出讯号、一第二输出讯号、一第三输出讯号,以及一第四输出讯号,其中,该第一输出讯号、该第二输出讯号、该第三输出讯号,以及该第四输出讯号所延迟之时间皆不相同,该第一输出讯号以及该第二输出讯号之相位与该输入讯号之相位相同,该第三输出讯号以及该第四输出讯号之相位系该输入讯号相位反相之结果;以及一低电压差动讯号电路,用以接收并依据该第一输出讯号、该第二输出讯号、该第三输出讯号,以及该第四输出讯号,输出一低电压差动讯号。7.如申请专利范围第6项所述之可抑制同步切换杂讯之低电压差动讯号电路,其中该控制工作周期时间电路系利用一延迟器延迟该输入讯号。8.如申请专利范围第7项所述之可抑制同步切换杂讯之低电压差动讯号电路,其中该延迟器系由一反相器串接组成。9.如申请专利范围第6项所述之可抑制同步切换杂讯之低电压差动讯号电路,其中该低电压差动讯号电路包括:一第一电晶体,该第一电晶体之第一端耦接一电源,第二端接收该第一输出讯号;一第二电晶体,该第二电晶体之第一端耦接该第一电晶体之第三端,第二端接收该第二输出讯号,第三端耦接至地;一第三电晶体,该第三电晶体之第一端耦接该电源,第二端接收该第三输出讯号;一第四电晶体,该第四电晶体之第一端耦接该第三电晶体之第三端,第二端接收该第四输出讯号,第三端耦接至地;以及一电阻,该电阻之第一端耦接该第一电晶体之第三端,第二端耦接该第三电晶体之第三端。10.如申请专利范围第9项所述之可抑制同步切换杂讯之低电压差动讯号电路,其中该第一电晶体与该第三电晶体系PMOS电晶体。11.如申请专利范围第9项所述之可抑制同步切换杂讯之低电压差动讯号电路,其中该第二电晶体与该第四电晶体系NMOS电晶体。12.如申请专利范围第6项所述之可抑制同步切换杂讯之低电压差动讯号电路,更包括一时间延迟电路,耦接于该输入讯号与该控制工作周期时间电路之间,该时间延迟电路系并联多数个延迟模组,用以接收该输入讯号,并输出多数组输出讯号,其中每一该些延迟模组接收并延迟该输入讯号后,输出该些多数组输出讯号其中之一;其中每一该些延迟模组延迟该输入讯号的延迟时间皆不相同。13.如申请专利范围第12项所述之可抑制同步切换杂讯之低电压差动讯号电路,其中该延迟模组包括:一第一延迟单元,用以接收并延迟该输入讯号,输出一第一延迟讯号;以及一第二延迟单元,该第二延迟单元至少具有一延迟器,该延迟器用以接收该第一延迟讯号,并输出该些多数组输出讯号其中之一。14.如申请专利范围第13项所述之可抑制同步切换杂讯之低电压差动讯号电路,其中该第一延迟单元以及该延迟器系一反相器。15.如申请专利范围第12项所述之可抑制同步切换杂讯之低电压差动讯号电路,其中当该时间延迟电路具有n组延迟模组时,该第n组延迟模组之该第二延迟单元并联n组延迟器,其中n为正整数。图式简单说明:图1绘示系习知的低电压差动讯号电路。图2绘示系依照本发明所提出之可抑制同步切换杂讯之时间延迟电路。图3绘示系依照本发明所提出之可抑制同步切换杂讯之低电压差动讯号电路。图3a绘示系依照本发明所提出之可抑制同步切换杂讯之低电压差动电路中,低电压差动讯号电路的时脉讯号变化图。 |
