| 主权项 |
1.一种有效进行欲处理运算元之移位的方法,该方法包含:a)接收一运算元;b)决定在第一阶层欲施加于该运算元的移位値;c)以该移位値对该运算元进行移位;d)将移位后之运算元输出至第二阶层;e)在连续阶层中重复b)、c)、与d)步骤,直至该运算元移位至处理作业所需;以及f)处理该运算元。2.如申请专利范围第1项的有效进行欲处理运算元之移位的方法,其中该运算元具有32位元的位元宽度。3.如申请专利范围第1项的有效进行欲处理运算元之移位的方法,其中处理该运算元之方法流程包括:对被移位运算元之最低有效位元进行调正,该被移位运算元具有8位元或16位元其中一者的位元宽度;以及将被移位运算元之位元宽度延伸至32位元。4.如申请专利范围第3项的有效进行欲处理运算元之移位的方法,其中该将被移位运算元之位元宽度延伸至32位元的方法作业包括:对延伸的位元宽度进行数位値的填塞。5.如申请专利范围第4项的有效进行欲处理运算元之移位的方法,其中该数位値系由包含1与0的群组中选出。6.如申请专利范围第4项的有效进行欲处理运算元之移位的方法,其中该将被移位运算元之位元宽度延伸至32位元的方法作业包括:决定被移位运算元之最低有效位元;以及重复地将该最低有效位元插入被移位运算元、直至该被移位运算元移位至所需的移位値。7.如申请专利范围第6项的有效进行欲处理运算元之移位的方法,包含四阶层,此四阶层包括第一阶层一第二阶层、及第三阶层的2对1多工器、以及第四阶层的4对1多工器。8.一种呈现不同大小之欲处理运算元的方法,包含:提供一具有第一位元宽度之第一运算元;决定与处理3相关之第二运算元的位元宽度,该第二运算元之位元宽度系大于该第一运算元;藉由将第一运算元之最低有效位元与转换后运算元之最低位元位置对齐、而进行该第一运算元之转换,其中该转换后运算元之位元大小系相等于第二运算元;进行转换后运算元之填塞;以及将该转换后运算元传送至处理器。9.如申请专利范围第8项的呈现不同大小之欲处理运算元的方法,其中该第二运算元之宽度为32位元。10.如申请专利范围第8项的呈现不同大小之欲处理运算元的方法,其中该第一运算元之位元宽度系由包含8位元与16位元的群组中选出。11.如申请专利范围第8项的呈现不同大小之欲处理运算元的方法,其中该进行转换后运算元之填塞的方法包括:对转换后运算元之较高位元填入数位値,该转换后运算元之较高位元并不包括与该第一运算元有关的数値。12.如申请专利范围第8项的呈现不同大小之欲处理运算元的方法,其中该将第一运算元之最低有效位元与转换后运算元之最低位元位置对齐的方法作业包括:将该第一运算元之宽度延伸至与最低有效位元相关的数値。13.如申请专利范围第8项的呈现不同大小之欲处理运算元的方法,更包括:处理该转换后运算元;将被处理运算元转换成具有第一位元宽度之后处理运算元;以及将该后处理运算元写回记忆体位置。14.一种网路应用处理器,包含:一输入插槽,其配置系用以接收与传送资料封包;一转换单元,用以进行资料调处,该转换单元之配置系为接收来自输入插槽的资料封包;一算数逻辑单元(ALU),其配置系为处理多重运算元,该ALU包括:一移位器,用以进行阶层中各多重运算元的移位;以及一加法器,用以进行运算元的加法;一调正区块,具有用以在传送各多重运算元至该ALU之前、对各多重运算元之最低有效位元进行调正的电路配置。该调正区块电路将各多重运算元延伸至自定的位元宽度,以使各多重运算元之延伸前位元宽度与该ALU者相通;以及一滙流排,连接至该输入插槽、该转换单元、该ALU、与该调正区块。15.如申请专利范围第14项的网路应用处理器,其中该ALU为一32位元的ALU。16.如申请专利范围第14项的网路应用处理器,其中该移位器与该加法器乃由串列路径所提供。17.如申请专利范围第14项的网路应用处理器,更包含:一第二调正区块,位于ALU之下游,该第二调正区块之配置系为使各ALU之多重运算元恢复原来的位元宽度。18.如申请专利范围第14项的网路应用处理器,其中该加法器系为32位元加法器。19.如申请专利范围第14项的网路应用处理器,其中该移位器包括四个阶层。20.如申请专利范围第19项的网路应用处理器,其中该移位器包括三个2对1多工器与4对1多工器,该三个2对1多工器与4对1多工器组成了该四个阶层。21.一种网路应用处理器,包含:一输入插槽,其配置系用以接收与传送资料封包;一记忆体,用以储存指令;一第一电路系统,其配置系为存取与处理阶层有关的资料结构,该具有存取资料结构之配置的电路系统系为由记忆体位置进行单一周期之运算元存取;一算术逻辑单元(ALU);以及一第二电路系统,用以对欲由ALU处理之运算元进行调正,该用以进行运算元调正之电路系统使得该运算元在最低有效位元处对齐,其中该用以进行运算元调正之电路系统提供了运算元的延伸、以容许ALU进行不同大小之运算元的处理。22.如申请专利范围第21项的网路应用处理器,其中该指令具有96位元的宽度。23.如申请专利范围第21项的网路应用处理器,其中该不同大小之运算元系由包含8位元运算元、16位元运算元、与32运算元的群组中选出。24.如申请专利范围第21项的网路应用处理器,更包括:一输出插槽,用以传送处理资料;以及一64位元滙流排,用以连接该输入插槽与该输出插槽。25.如申请专利范围第21项的网路应用处理器,其中该运算元的延伸乃以某一数値填入各较高位元而实现。26.如申请专利范围第21项的网路应用处理器,其中该运算元系由包含来源运算元、目的运算元、立即运算元、以及内部暂存器运算元的群组中选出。27.一种网路应用处理器,包含:一输入插槽,其配置系用以接收与传送资料封包;一记忆体,用以储存指令;一电路系统,其配置系为存取与处理阶层有关的资料结构,该具有存取资料结构之配置的电路系统系为由记忆体位置进行单一周期之运算元存取;以及一算术逻辑单元(ALU),该ALU之配置系为接收第一与第二运算元;该第二运算元系由内部暂存器所指定,而该第一运算元则具有一遮罩,可使ALU处理第一运算元的无遮罩程式段。28.如申请专利范围第27项的网路应用处理器,其中该指令具有96位元的宽度。29.如申请专利范围第27项的网路应用处理器,其中各指令皆包括一回载特性,可应由间接定址而随机存取其中一个来源间接暂存器或者目的间接暂存器。30.如申请专利范围第27项的网路应用处理器,其中该遮罩乃与该第一运算元之立即値有关。31.如申请专利范围第27项的网路应用处理器,其中该第一与第二运算元之大小系由包含8位元运算元、16位元运算元、与32位元运算元的群组中选出。32.如申请专利范围第27项的网路应用处理器,其中该第一运算元系由包含来源运算元、目的运算元、立即运算元、以及内部暂存器运算元的群组中选出。33.如申请专利范围第27项的网路应用处理器,其中该记忆体位置系为一静态随机存取记忆体(SRAM)。图式简单说明:图1为具有接收乙太网路封包配置之主机系统的简单示意图;图2为根据本发明之实施例、具有处理多层封包标头之能力的网路介面卡(NIC)的高阶示意简图;图3为一示意图,其系根据本发明之实施例、说明了管线处理器处理不同阶层所接收之封包的配置情形;图4为一示意图,其系根据本发明之实施例、说明了处理器复合系统之模组;图5为根据本发明之实施例、具备有效处理资料封包之配置的处理器复合系统之零组件的高阶方块图;图6系根据本发明之实施例、显示了图5之指令提取与解码电路及执行与写回电路更详细的方块图;图7为根据本发明之实施例、对处理器复合系统之二阶层管线配置方式加以描述的图解表示法;图8系根据本发明之实施例,显示了经过算数逻辑之加法器与移位器元件的串列路径简图;图9系根据本发明之实施例,显示了图8之移位器配置更详细的示意图;以及图10系根据本发明之实施例,显示了可一目了然地呈现不同大小之欲处理运算元的方法作业流程图。 |
