| 主权项 |
1.一种与处理器使用之处理器控制系统,该控制系统系包含:用以接收一连串位址之装置,每个位址系包含第一及第二复数个位址位元;一第一记忆体,其系包含在该第一记忆体的记忆体位置上的一组处理器指令,该第一记忆体系对应该等位址的相对一些位址;一第二记忆体,其适当包含在该第二记忆体的记忆体位置上的处理器修正指令,该第二记忆体系对应该第一复数个位址位元的相对组合;判断装置,用以决定在一接收位址中的所有该等第二复数个位址位元是否等于零,而且在此情况,用以决定该第二记忆体是否在对应该等接收位址中的该第一复数个位址位元的记忆体位置上包含一修正指令;及用以反应每个接收位址而供应一输出指令之装置,在一接收位址的所有该等第二复数个位址位元是等于零的情况中,该输出指令是从该第二记忆体读取的一修正指令,而且可决定该第二记忆体是否在对应该接收位址的该等第一复数个位址位元的记忆体位置上包含一修正指令,而且该输出指令是从该第一记忆体读取。2.如申请专利范围第1项之处理器控制系统,其系进一步包含:一多工器,其连接以接收从第一记忆体及第二记忆体读取的指令,而且进一步连接以接收一控制信号,而且根据该控制信号而可从该第一记忆体或该第二记忆体输出指令。3.如申请专利范围第2项之处理器控制系统,其系进一步包含:用以产生该多工器的一控制信号之装置,在一接收位址的所有该等第二复数个位址位元是等于零的情况中,该控制信号使输出指令是从该第二记忆体读取的指令,并且可决定该第二记忆体在对应该接收位址的该等第一复数个位址位元的记忆体位置上是否包含一修正指令,而且该输出指令是从该第一记忆体读取的指令。4.如申请专利范围第1项之处理器控制系统,其系进一步包含:一第三记忆体,用以储存取代码,其中该第二记忆体是适于包含用以指定该第三记忆体位址的无条件跳跃指令形式的修正指令。5.如申请专利范围第1项之处理器控制系统,其系进一步包含:用以当一修正指令储存在该第二记忆体时设定一旗号之装置;而且其中该判断装置是用以决定该第二记忆体包含在对应该接收位址的该等复数个位址位元的记忆体位置上的一修正指令是否包含判断装置,用以测试该相对旗号是否已设定。6.如申请专利范围第5项之处理器控制系统,其中除非判断装置是决定在一接收位址中的所有该等第二复数个位址位元是等于零,否则该判断装置可用以测试该设定的相对旗号是否无效。7.如申请专利范围第5项之处理器控制系统,其中该第二记忆体是适于包含在每个记忆体位置上的一修正指令及一旗号位元,而且只有当该记忆体位置包含一修正指令时,该旗号位元可被设定,而且其中该用以测试该相对旗号旗号位元是否设定的判断装置系包含用以测试该旗号位元値的判断装置。8.如申请专利范围第1项之处理器控制系统,其中该判断装置是用以决定该第二记忆体是否在对应该接收位址的该等第一复数个位址位元的记忆体位置上包含一修正指令,其包含测试装置,用以测试在该记忆体位置上的一特殊位元値,其中当该第二记忆体包含该记忆体位置的一修正指令时,该特殊位元可采用在所有情况的一特殊値。图式简单说明:图1是根据本发明的一系统方块电路图。图2是图1的一部分系统的方块电路图。图3是根据方块的另一系统方块电路图。 |
