| 主权项 |
1.一种冗余控制电路,包含:复数之程式单元,其中指示一缺陷之位置的一缺陷位址系藉由施加一电压所引起的一绝缘破坏而加以程式化;及一电压控制部,其同时施加该电压给复数之目标程式单元的一部份;其中该复数之目标程式单元为待对应于该缺陷位址而加以绝缘破坏的该复数之程式单元的一部份。2.如申请专利范围第1项之冗余控制电路,其中:该复数之目标程式单元的该一部份之数量为一个,其数量系小于该复数之程式单元的数量,及该电压控制部逐一地对各目标程式单元施加该电压。3.如申请专利范围第1项之冗余控制电路,其中该电压控制部于一触发信号的时序点施加该电压至该复数之目标程式单元。4.如申请专利范围第1项之冗余控制电路,其中:该电压控制部将该电压共通地施加至该复数之目标程式单元,且该电压为含有该冗余控制电路之一装置内所产生的电压。5.如申请专利范围第1项之冗余控制电路,其中该电压控制部具有:一时序设定部,其基于一触发信号而输出指示施行各程式单元之绝缘破坏的时序之一时序信号;及复数之元件破坏部,各个该元件破坏部系对应于该复数之程式单元的每一个而安装,并依该时序信号及该缺陷位址而施加该电压至该复数之程式单元中之对应的一个程式单元。6.如申请专利范围第5项之冗余控制电路,其中该复数之元件破坏部的每一个具有:一保险丝破坏设定部,其在依该缺陷位址而在该时序信号之时序点时施加一指定信号,该指定信号系指示该复数之程式单元中的对应之一个程式单元是否应被绝缘破坏;及一电压施加部,当该指定信号指示该复数之程式单元中的对应之一个程式单元应被绝缘破坏时,即回应该指定信号而施加该电压至复数之程式单元中的该对应之一个程式单元。7.如申请专利范围第6项之冗余控制电路,其中:一第一时序系与一第二时序相异,该第一时序系为当该复数之程式单元中之第一个所用的第一个该保险丝破坏设定部输出第一个该指定信号的时序,而该第二时序系为当该复数之程式单元中之第二个所用的第二个该保险丝破坏设定部输出第二个该指定信号的时序。8.如申请专利范围第7项之冗余控制电路,更包含:一比较部,其就该电压与一标准电压加以比较并输出一比较结果信号,其中在该电压施加部回应该第一时序时所供应的该第一指定信号而供应该电压之后,该时序设定部基于该触发信号与指示该电压超过该标准电压的该比较结果信号而产生该第二时序。9.如申请专利范围第8项之冗余控制电路,其中该时序设定部具有:一第一计数器,当该第一脉冲数目为M时,其开始计算该触发信号的一第一脉冲数目,且当计算之该第一脉冲数目为N时,则输出一第一控制信号;一第二计数器,当该第二脉冲数目为(M+N)时,其开始计算该触发信号的一第二脉冲数目,且当计算之该第二脉冲数目为N时,则输出一第二控制信号;及一第三计数器,当该第三脉冲数目为(M+2N)时,其开始计算该触发信号的一第三脉冲数目,且当计算之该第三脉冲数目为N时,则输出一第三控制信号;该第一计数器系具有一第一逻辑部,其基于该第二控制信号与该第一控制信号的一反相信号而于输出该第一指定信号时输出代表一时序的一第一时序信号,及该第二计数器系具有一第二逻辑部,其基于该第三控制信号与该第二控制信号的一反相信号而于输出该第二指定信号时输出代表一时序的一第二时序信号。10.如申请专利范围第1项之冗余控制电路,其中该程式单元为一抗熔丝。11.一种半导体记忆体,包含:一冗余控制电路,具有:复数之程式单元,其中指示一缺陷之位置的一缺陷位址系藉由施加一电压所引起的一绝缘破坏而加以程式化;及一电压控制部,其同时施加该电压给复数之目标程式单元的一部份;其中该复数之目标程式单元为待对应于该缺陷位址而加以绝缘破坏的该复数之程式单元的一部份,一冗余字元线与一冗余位元线之其中一个,由对应于该缺陷位址的一缺陷字元线与一缺陷位元线之其中一个所取代;及复数之冗余记忆体单元,其连接于该冗余字元线及该冗余位元线之其中一个。12.如申请专利范围第11项之半导体记忆体,其中:该复数之目标程式单元的一部份之数量为一个,此数量系小于该复数之程式单元的数量,且该电压控制部逐一地对复数之该目标程式单元的每一个施加该电压。13.如申请专利范围第11项之半导体记忆体,其中该电压控制部于一触发信号的时序点施加该电压至该复数之目标程式单元。14.如申请专利范围第11项之半导体记忆体,其中:该电压控制部将该电压共通地施加至该复数之目标程式单元,及该电压为含有该冗余控制电路之一装置之内所产生的电压。15.如申请专利范围第11项之半导体记忆体,其中该电压控制部具有:一时序设定部,其基于一触发信号而输出指示对该复数之程式单元的每一个进行绝缘破坏的时序之一时序信号,及复数之元件破坏部,各该元件破坏部对应于该复数之程式单元的每一个而安装,并基于该时序信号及该缺陷位址而施加该电压至该复数之程式单元中的对应之一个程式单元。16.如申请专利范围第15项之半导体记忆体,其中该复数之元件破坏部的每一个具有:一保险丝破坏设定部,其基于该缺陷位址而于该时序信号的时序点时施加一指定信号,其中该指定信号系指示复数之程式单元中的该对应之一个程式单元是否应受绝缘破坏;及一电压施加部,当该指定信号指示该复数之程式单元中的该对应之一个程式单元应受绝缘破坏时,即回应该指定信号而施加该电压至复数之程式单元中的该对应之一个程式单元。17.如申请专利范围第16项之半导体记忆体,其中:一第一时序系与一第二时序相异,该第一时序系为当该复数之程式单元中之第一个所用的第一个该保险丝破坏设定部输出第一个该指定信号的时序,而该第二时序系为当该复数之程式单元中之第二个所用的第二个该保险丝破坏设定部输出第二个该指定信号的时序。18.如申请专利范围第17项之半导体记忆体,更包含:一比较部,其就该电压与一标准电压加以比较并输出一比较结果信号,其中在该电压施加部回应该第一时序时所供应的该第一指定信号而供应该电压之后,该时序设定部基于该触发信号与指示该电压超过该标准电压的该比较结果信号而产生该第二时序。19.如申请专利范围第18项之半导体记忆体,其中该时序设定部具有:一第一计数器,当该第一脉冲数目为M时,其开始计算该触发信号的一第一脉冲数目,且当计算之该第一脉冲数目为N时,则输出一第一控制信号;一第二计数器,当该第二脉冲数目为(M+N)时,其开始计算该触发信号的一第二脉冲数目,且当计算之该第二脉冲数目为N时,则输出一第二控制信号;及一第三计数器,当该第三脉冲数目为(M+2N)时,其开始计算该触发信号的一第三脉冲数目,且当计算之该第三脉冲数目为N时,则输出一第三控制信号;该第一计数器系具有一第一逻辑部,其基于该第二控制信号与该第一控制信号的一反相信号而于输出该第一指定信号时输出代表一时序的一第一时序信号,及该第二计数器系具有一第二逻辑部,其基于该第三控制信号与该第二控制信号的一反相信号而于输出该第二指定信号时输出代表一时序的一第二时序信号。20.如申请专利范围第11项之半导体记忆体,其中该程式单元为一抗熔丝。21.如申请专利范围第11项之半导体记忆体,其中该半导体记忆体为DRAM,且该程式单元具有与该DRAM之记忆体单元的一电容器相同的结构。图式简单说明:图1显示本发明之第一实施例的DRAM之方块图。图2显示第一实施例之冗余控制电路的局部之构造图。图3显示第一实施例之时序设定电路的构造方块图。图4显示第一实施例之保险丝破坏设定电路及其相关电路的构造方块图。图5显示第一实施例之电压施加电路、破坏控制电路及保险丝闩锁电路的构造方块图。图6显示第一实施例之位址比较电路的构造方块图。图7显示第一实施例之SVT产生电路的构造方块图。图8A至图8K显示第一实施例之时序设定电路的操作时序图。图9A至图9K显示第一实施例之保险丝破坏顺序的操作时序图。图10A至图10F显示第一实施例之初始化操作的时序图。图11A至图11K显示第一实施例之第一变化例的时序图。图12显示第二实施例之位准侦测电路及其相关之电路的构造图。图13显示第二实施例之时序设定电路的构造方块图。图14A至图14M显示第二实施例之设定电路的操作时序图。图15A至图15M为第二实施例之第一变化例的时序图。图16A至图16M为第二实施例之第二变化例的时序图。图17显示第三实施例之保险丝破坏设定电路及其相关之电路的构造方块图。 |
