制造快闪记忆体装置之方法

摘要

本发明系关于一种制造快闪记忆体装置之方法。在藉由应用一种自对位浅渠沟隔离(self-align shallow trenchisolation；SA-STI)设计所形成的快闪记忆体装置中，在将氧化物材料埋入隔离渠沟中后，会执行一抛光制程及一去除氮化物膜制程。接着，形成极佳平坦化之多层氧化物膜，执行一第一蚀刻制程以选择性去除一低电压电晶体/晶格区域中的氧化物膜至一厚度，执行一第二蚀刻制程以选择性去除一高电压电晶体区域及该低电压电晶体/晶格区域中的氧化物膜，直到曝一浮动闸的一多矽层。因此，在该第一蚀刻制程及该第二蚀刻制程期间，会将该高电压电晶体区域及该低电压电晶体/晶格区域中之元件隔离膜的突出部份蚀除至一厚度，而得以减低该等区域之间的 EFH差异。

主权项

1.一种制造半导体记忆体元件之方法,包括下列步骤:提供一半导体基板,该半导体基板具有:一高电压电晶体区域,其中会在第一元件隔离膜之间形成一第一闸氧化物膜及一第一多矽层;以及一低电压电晶体/晶格区域,其中会在第二元件隔离膜之间形成一第二闸氧化物膜及该第一多矽层;在该第一多矽层、该第一闸氧化物膜及该第二闸氧化物膜之表面上形成一平坦化膜;执行一第一蚀刻制程,藉以去除该低电压电晶体/晶格区域中的该平坦化膜及该等元件隔离膜的较上方部份至一厚度;执行一第二蚀刻制程,藉以去除该高电压电晶体区域及该低电压电晶体/品格区域中的该平坦化膜及该等元件隔离膜的较上方部份;以及在该第一多矽层及该等元件隔离膜之表面上形成一第二多矽层。2.如申请专利范围第1项之制造半导体记忆体元件之方法,其中藉由使用SOG或BPSG来形成厚度在300埃至800埃范围内的平坦化膜。3.如申请专利范围第1项之制造半导体记忆体元件之方法,进一步包括在该第一多矽层与该平坦化膜之间形成一缓冲氧化物膜之步骤。4.如申请专利范围第3项之制造半导体记忆体元件之方法,其中该缓冲氧化物膜的厚度在20埃至100埃范围内。5.如申请专利范围第1项之制造半导体记忆体元件之方法,其中使用添加HF的氧化物蚀刻溶液来执行湿式蚀刻制程,藉以执行该第一蚀刻制程及该第二蚀刻制程。6.如申请专利范围第1项之制造半导体记忆体元件之方法,其中形成一光阻图案以封闭该高电压电晶体区域且展现该低电压电晶体/晶格区域,并且在该第一蚀刻制程中使用该光阻图案当做一蚀刻光罩。7.如申请专利范围第6项之制造半导体记忆体元件之方法,其中在完成该第一蚀刻制程之后,藉由湿式蚀刻或乾式蚀刻去除该光阻图案。8.如申请专利范围第1项之制造半导体记忆体元件之方法,其中藉由执行该第一蚀刻制程及该第二蚀刻制程,使该高电压电晶体区域及该低电压电晶体/晶格区域中的有效场氧化物高度(EFH)变成(-)100埃至50埃。图式简单说明:图1显示用于解说制造快闪记忆体装置之习知方法的断面图;以及图2A到2F显示用于解说根据本发明之制造快闪记忆体装置方法的断面图。