半导体积体电路装置的制造方法

摘要

本发明之技术课题为在掩埋以Cu为主要成份的导电膜于形成在绝缘膜的配线槽而形成掩埋配线的程序中，不管配线槽的宽度及密度如何，均使掩埋配线的高度在一定范围内。本发明之解决手段为于形成掩埋配线23之际的CMP(化学机械磨光)处理时，在Ta(钽)膜构成的隔离导体膜23A的磨光中，使用氧化矽膜构成的下层绝缘膜20的磨光速度相对于隔离导体膜23A的磨光速度在1/20左右以下的磨光剂作为浆料，并使用所含气泡藉由不均一发泡形成，其直径约在150μm以上，密度约为0.4g(克)/cm3(立方厘米)~0.6g/cm3左右，利用根据JIS(日本工业标准)K 6253的E型硬度试验机所得硬度在75度以上的由聚胺甲酸酯形成的构件作为磨光垫。

主权项

1.一种半导体积体电路装置的制造方法,其特征在于:包含:(a)形成绝缘膜于半导体基板的步骤;(b)蚀刻前述绝缘膜,形成槽部的步骤;(c)在包含前述槽部的内部的前述绝缘膜表面形成第1导电膜的步骤;(d)在包含前述槽部的内部的前述绝缘膜表面形成掩埋前述槽部,磨光速度较前述第1导电膜大的第2导电膜的步骤;(e)使用第1磨光垫,化学式及机械式磨光前述槽部外部的前述第2导电膜,于前述槽部内部残留前述第2导电膜的步骤;以及(f)使用第2磨光垫,化学式及机械式磨光前述槽部外部的前述第1导电膜,于前述槽部内部残留前述第1导电膜,形成配线的步骤;前述第1磨光垫及前述第2磨光垫分别含有气泡,前述第2磨光垫所含前述气泡的直径较前述第1磨光垫所含前述气泡的直径大。2.如申请专利范围第1项所记载之半导体积体电路装置的制造方法,其中前述第2磨光垫所含前述气泡的直径不均一。3.如申请专利范围第2项所记载之半导体积体电路装置的制造方法,其中前述第2磨光垫所含前述气泡包括直径在150m以下的气泡以及在150m以上的气泡二者。4.如申请专利范围第3项所记载之半导体积体电路装置的制造方法,其中前述第2磨光垫所含前述气泡的直径为150m-2000m。5.如申请专利范围第3项所记载之半导体积体电路装置的制造方法,其中于前述(f)步骤中使用前述第1导电膜相对于前述绝缘膜的磨光速度比在10以上的磨光剂。6.如申请专利范围第1项所记载之半导体积体电路装置的制造方法,其中前述第2导电膜含有铜作为主要成份。7.一种半导体积体电路装置的制造方法,其特征在于:包含:(a)形成绝缘膜于半导体基板的步骤;(b)蚀刻前述绝缘膜,形成槽部的步骤;(c)在包含前述槽部的内部的前述绝缘膜表面形成第1导电膜的步骤;(d)在包含前述槽部的内部的前述绝缘膜表面形成掩埋前述槽部,磨光速度较前述第1导电膜大的第2导电膜的步骤;(e)使用第1磨光垫,化学式及机械式磨光前述槽部外部的前述第2导电膜,于前述槽部内部残留前述第2导电膜的步骤;以及(f)使用第2磨光垫,化学式及机械式磨光前述槽部外部的前述第1导电膜,于前述槽部内部残留前述第1导电膜,形成配线的步骤;前述第2磨光垫的密度较前述第1磨光垫的密度小。8.如申请专利范围第7项所记载之半导体积体电路装置的制造方法,其中前述第2磨光垫的密度为0.4g/cm3-0.6g/cm3,前述第2磨光垫含有150m以上的气泡。9.如申请专利范围第8项所记载之半导体积体电路装置的制造方法,其中前述第2磨光垫所含前述气泡的直径为150m-2000m。10.如申请专利范围第7项所记载之半导体积体电路装置的制造方法,其中前述第2导电膜含有铜作为主要成份。11.一种半导体积体电路装置的制造方法,其特征在于:包含:(a)形成绝缘膜于半导体基板的步骤;(b)蚀刻前述绝缘膜,形成槽部的步骤;(c)在包含前述槽部的内部的前述绝缘膜表面形成第1导电膜的步骤;(d)在包含前述槽部的内部的前述绝缘膜表面形成掩埋前述槽部,磨光速度较前述第1导电膜大的第2导电膜的步骤;(e)使用第1磨光垫,化学式及机械式磨光前述槽部外部的前述第2导电膜,于前述槽部内部残留前述第2导电膜的步骤;以及(f)使用第2磨光垫,化学式及机械式磨光前述槽部外部的前述第1导电膜,于前述槽部内部残留前述第1导电膜,形成配线的步骤;前述第2磨光垫利用依据JIS(日本工业标准)K 6253的E型硬度试验机所得硬度在75度以上,前述第2磨光垫的密度在0.6g/cm3以下。12.如申请专利范围第11项所记载之半导体积体电路装置的制造方法,其中前述第2磨光垫的密度为0.4g/cm3-0.6g/cm3。13.如申请专利范围第11项所记载之半导体积体电路装置的制造方法,其中前述第2导电膜含有铜作为主要成份。14.一种半导体积体电路装置的制造方法,其特征在于:包含:(a)形成绝缘膜于半导体基板的步骤;(b)蚀刻前述绝缘膜,形成槽部的步骤;(c)在包含前述槽部的内部的前述绝缘膜表面形成第1导电膜的步骤;(d)在包含前述槽部的内部的前述绝缘膜表面形成掩埋前述槽部,磨光速度较前述第1导电膜大的第2导电膜的步骤;(e)使用第1磨光垫,化学式及机械式磨光前述槽部外部的前述第2导电膜,于前述槽部内部残留前述第2导电膜的步骤;以及(f)使用第2磨光垫,化学式及机械式磨光前述槽部外部的前述第1导电膜,于前述槽部内部残留前述第1导电膜,形成配线的步骤;前述第1磨光垫及前述第2磨光垫分别含有气泡,前述第1磨光垫所含前述气泡的直径在150m以下,前述第2磨光垫所含前述气泡包括直径在150m以下的气泡以及在150m以上的气泡二者。15.如申请专利范围第14项所记载之半导体积体电路装置的制造方法,其中前述第1磨光垫所含前述气泡的直径为10m-150m,前述第2磨光垫所含前述气泡包括直径为150m-2000m。16.如申请专利范围第14项所记载之半导体积体电路装置的制造方法,其中前述第2导电膜含有铜作为主要成份。图式简单说明:第1图是说明本发明实施形态1的半导体积体电路装置的制造方法的要部剖视图。第2图是继第1图的半导体积体电路装置制程中的要部剖视图。第3图是继第2图的半导体积体电路装置制程中的要部剖视图。第4图是继第3图的半导体积体电路装置制程中的要部剖视图。第5图是继第4图的半导体积体电路装置制程中的要部剖视图。第6图是继第5图的半导体积体电路装置制程中的要部剖视图。第7图是继第6图的半导体积体电路装置制程中的要部剖视图。第8图是继第7图的半导体积体电路装置制程中的要部剖视图。第9图是本发明实施形态1的半导体积体电路装置制造用CMP装置的说明图。第10图是第9图所示CMP装置的要部说明图。第11图是图示藉由于本发明实施形态1的半导体积体电路装置制程中进行的CMP处理形成的掩埋配线的配线密度与薄化量的关系的说明图。第12图是说明配线密度的要部剖视图。第13图是图示藉由于本发明实施形态1的半导体积体电路装置制程中进行CMP处理形成的掩埋配线的配线板电阻値的频率分布的说明图。第14图是于本发明实施形态2的半导体积体电路装置制程中进行的CMP处理时所用的磨光垫的要部平面图。第15图是于本发明实施形态2的半导体积体电路装置制程中进行的CMP处理时所用的磨光垫的要部平面图。第16图是说明本发明实施形态3的半导体积体电路装置的制造方法的要部剖视图。第17图是继第16图的半导体积体电路装置制程的要部剖视图。第18图是继第17图的半导体积体电路装置制程的要部剖视图。第19图是继第18图的半导体积体电路装置制程的要部剖视图。