| 主权项 |
1.一种感知一事件-触发命令之系统,该系统包含:一第一装置,侦测于一连串资料値中代表一事件触发命令之相关资料値之一预定序列,该一连串资料値包括该等相关资料値及许多非相关资料値,其中仅当该连串资料値于任何两序列相关资料値间包括不多于一非零的有限数'N'之非相关资料値时,相关値之该预定序列才被侦测。2.如申请专利范围第1项之系统,其进一步包含一接线以便与在一信号线与该第一装置之间的该一连串资料値通讯。3.如申请专利范围第2项之系统,其中该事件包含在该第一装置与一第二装置之间的一通讯路径与在该信号线与该第二装置之间的一通讯路径之间的切换。4如申请专利范围第3项之系统,其中该第一装置是一逻辑装置,该第二装置是一记忆体装置,且该等资料値是记忆体位址。5.如申请专利范围第4项之系统,其中该逻辑装置是一"场可程式闸阵列"(FPGA)。6.如申请专利范围第4项之系统,其中该记忆体装置是"同步动态随机存取记忆体"(SDRAM)。7.如申请专利范围第1项之系统,其中该命令是由一资料値序列侦测器所侦测。8.如申请专利范围第7项之系统,其中该侦测器包括复数个値序列单元。9.如申请专利范围第8项之系统,其中每个値序列单元包括通讯耦合到至少一计数器的至少一比较器。10.如申请专利范围第9项之系统,其中每个値序列单元是结合在相关资料値序列中的不同相关资料値。11.如申请专利范围第10项之系统,其中只要透过与一第一相关资料値有关的一第一値序列单元来辨识在序列中的一第一相关资料,一相关的第一计数器便会重新设定,然后前进复数个时脉信号每一者的一个计数器状态,直到该第一计数器历经了'N+2'个计数器状态为止。12.如申请专利范围第11项之系统,其中在该第一计数器传递'N+2'个计数器状态之前,只要透过一相关第二値序列单元来辨识一第二相关资料値,该第二计数器便会重新设定,然后前进该等时脉信号每一者的一个计数器状态,直到该第二计数器历经了'N+2'个计数器状态为止。13.如申请专利范围第12项之系统,其中在该第二计数器历经了'N+2'个计数器状态之前,只要透过一相关第三値序列单元来辨识一第三相关资料値,该第三计数器便会重新设定,然后前进该等时脉信号每一者的一个计数器状态,直到该第二计数器历经了'N+2'个计数器状态为止。14.如申请专利范围第12项之系统,其中只要在连续辨识所有其他相关资料値的之后来辨识在序列中的一最后相关资料値,该事件触发命令便能被侦测。15.一种用以感知一事件触发命令之方法,该方法包含:侦测于一连串资料値中代表一事件触发命令之相关资料値之一预定序列,该一连串资料値包括该等相关资料値及许多非相关资料値,其中仅当该连串资料値于任何两序列相关资料値间包括不多于一非零的有限数'N'之非相关资料値时,相关値之该预定序列才被侦测。16.如申请专利范围第15项之方法,其中一接线是与在一信号线与该第一装置之间的该等复数个资料値通讯。17.如申请专利范围第16项之方法,其中该事件包括在该第一装置与一第二装置之间的一通讯路径与在该信号线与该第二装置之间的一通讯路径之间的切换。18.如申请专利范围第17项之方法,其中该第一装置是一逻辑装置;该第二装置是一记忆体装置;且该等资料値是记忆体位址。19.如申请专利范围第18项之方法,其中该逻辑装置是一"场可程式闸阵列"(FPGA),且该记忆体装置是"同步动态随机存取记忆体"(SDRAM)。20.如申请专利范围第15项之方法,其中该命令系由一资料値序列侦测器所侦测。21.如申请专利范围第20项之方法,其中该侦测器包括复数个値序列单元。22.如申请专利范围第21项之方法,其中每个値序列单元包括通讯耦合到至少一计数器的至少一比较器。23.如申请专利范围第22项之方法,其中每个値序列单元是结合在相关资料値序列中的一不同相关资料値。24.如申请专利范围第23项之方法,其中只要透过与一第一相关资料値有关的一第一値序列单元来辨识在序列中的一第一相关资料,一相关的第一计数器便会重新设定,然后前进复数个时脉信号每一者的一计数器状态,直到该第一计数器历经了'N+2'个计数器状态为止。25.如申请专利范围第24项之方法,其中在该第一计数器历经了'N+2'个计数器状态之前,只要透过一相关第二値序列单元来辨识一第二相关资料値,该第二计数器便会重新设定,然后前进该等时脉信号每一者的一计数器状态,直到该第二计数器历经了'N+2'个计数器状态为止。26.如申请专利范围第25项之方法,其中在该第二计数器历经了'N+2'个计数器状态之前,只要透过一相关第三値序列单元来辨识一第三相关资料値,该第三计数器便会重新设定,然后前进该等时脉信号每一者的一计数器状态,直到该第二计数器历经了'N+2'个计数器状态为止。27.如申请专利范围第25项之方法,其中只要在连续辨识所有其他相关资料値的之后来辨识在序列中的一最后相关资料値,该事件触发命令便能被感知。28.一种透过逻辑装置来感知一事件触发命令之系统,该系统包含:一信号线,用以与在一主机与一或多个第二装置之间的复数个记忆体位址通讯;及一逻辑装置,其系耦合到该信号线,以便侦测该信号线上一连串记忆体位址内代表事件触发命令之相关记忆位址之一预定序列,该一连串记忆体位址包括该相关记忆体位址及许多非相关记忆体位址,其中仅当该连串记忆体位址于任何两序列相关记忆体位址间包括不多于一非零有限数'N'之非相关记忆体位址时,相关値之该预定序列才被侦测。29.如申请专利范围第28项之系统,其中该事件包含在该逻辑装置与一记忆体装置之间的一通讯路径与在该信号线与该记忆体装置之间的一通讯路径之间的切换。30.如申请专利范围第29项之系统,其中该逻辑装置是一"场可程式闸阵列"(FPGA),且该记忆体装置是"同步动态随机存取记忆体"(SDRAM)。图式简单说明:图1系提供在技艺中的一典型记忆体滙流排范例。图2系描述在本发明原理下的一主动记忆体滙流排周边设备的操作。图3是在本发明的原理下,提供有关一动态滙流排周边设备的滙流排切换处理流程图。图4是在本发明的原理下,提供用于触发'获得滙流排'命令的一连续位址呼叫中所使用的位址范例。图5是在本发明的原理下,提供利用于不同项目之间预定容许量假性资料的资料値序列侦测的说明时间图。图6是在本发明的原理下提供资料値序列侦测器的一般图式。 |
