| 主权项 |
1.一种操作快取记忆体(5)之方法,其记忆体域被分为数组(61、62、6N)且使用处理器位址(1)定位址,该处理器位址(1)被分为至少两个域,其中用于定位址该记忆体域的该位址(1)的域的其中一个系由基于模组N操作的组合逻辑功能形成,于此N对应于在该记忆体域的组(61、62、6N)的数目。2.根据申请专利范围第1项的方法,其中第一域被用以辨识在该组内的记忆体线路,第二域被用以定位址在该快取记忆体内的组(61、62、6N)。3.根据申请专利范围第1项的方法,其中由该组合逻辑功能所产生的域系关于用于定位址该组(61、62、6N)的该第二域。4.根据申请专利范围第1或3项的方法,其中该组合逻辑功能将位址域(2、3)或该位址域(2、3)的至少其中一个及程式参数(7)相加。5.根据申请专利范围第4项的方法,其中该组合逻辑功能将该标记域(2)的位元加至该位址(1)的该索引域(3)的位元。6.根据申请专利范围第4项的方法,其中该组合逻辑功能将该标记域(2)的一部份位元加至该位址(1)的该索引域(3)的一部份位元。7.根据申请专利范围第4项的方法,其中该组合逻辑功能将该标记域(2)的位元加至该位址(1)的该索引域(3)及程式参数(7)的位元。8.根据申请专利范围第1或3项的方法,其中该组合逻辑功能互斥-或该位址域(2、3)或该位址域(2、3)的至少其中一个及程式参数(7)。9.根据申请专利范围第8项的方法,其中该组合逻辑功能互斥-或该标记域(2)的位元及该位址(1)的该索引域(3)的位元。10.根据申请专利范围第8项的方法,其中该组合逻辑功能互斥-或该标记域(2)的位元,该位址(1)的该索引域(3)及程式参数(7)的位元。图式简单说明:第1图显示定位址快取记忆体位址的一般结构。第2图显示解释此方法的程式流程图。第3图显示于第2图叙述的程式流程图之细节及说明组合逻辑所需的位址的域或程式参数。 |
