| 主权项 |
1.一种半导体元件封装体,包含:一半导体晶粒,其具有一第一主要表面、一第一导电类型之轻微掺杂的第一部,以及一该第一导电类型之高度掺杂的沉降部;一肖特基结构,其配置于该第一主要表面一部分的上方且与该第一主要表面一部分呈欧姆性接触;一第一电极,其电性连接至该肖特基结构;一第二电极,其电性连接至位于该半导体晶粒的沉降部,但与该第一电极呈电性隔离;复数个焊料凸块,其至少一者连接至该第一电极及该第二电极的一者;其中该第一电极围绕该第二电极。2.如申请专利范围第1项之半导体元件封装体,进一步包含一配置于该第一电极及该第二电极上方之钝化层,其中该等复数个焊料凸块配置于该钝化层的一自由表面上方且延伸通过该钝化层中的开口前往该第一及第二电极。3.如申请专利范围第1项之半导体元件封装体,进一步包含一形成于该半导体晶粒中且配置于该第二电极的外周周围之护环。4.一种半导体元件封装体,包含:一半导体晶粒,其具有一第一主要表面、一第一导电类型之轻微掺杂的第一部,以及一该第一导电类型之高度掺杂的沉降部;一肖特基结构,其配置于该第一主要表面一部分的上方且与该第一主要表面一部分呈欧姆性接触;一第一电极,其电性连接至该肖特基结构;一第二电极,其电性连接至位于该半导体晶粒的沉降部,但与该第一电极呈电性隔离;复数个焊料凸块,其至少一者连接至该第一电极及该第二电极的一者;其中该第二电极围绕该第一电极。5.如申请专利范围第4项之半导体元件封装体,进一步包含一形成于该半导体晶粒中且配置于该第一电极的外周周围之护环。6.如申请专利范围第1项之半导体元件封装体,其中该肖特基结构为一层钼。7.如申请专利范围第1项之半导体元件封装体,其中该第一电极为一阳极电极且该第二电极为一阴极电极。8.一种半导体元件封装体,包含:一半导体晶粒,其具有一第一主要表面;一肖特基结构,其配置于该第一主要表面一部分之上方且与该第一主要表面一部分呈欧姆性接触;一第二电极,其电性连接至该半导体晶粒的该第一主要表面,但与该第一电极呈电性隔离;复数个焊料凸块,其至少一者连接至该第一电极及该第二电极的一者;其中该半导体晶粒包括一轻微掺杂的第一部及一高度掺杂的第二部,该第一部配置于该第二部上方,且进一步包含一从该第一部的一主要表面延伸至该第二部之沉降部,其中该第二电极电性连接至该沉降部,且其中该第一电极围绕该第二电极或者该第二电极围绕该第一电极。9.如申请专利范围第8项之半导体元件封装体,其中该沉降部包含该第一部中之一高度掺杂区。10.如申请专利范围第1项之半导体元件封装体,进一步包含配置于该等复数个焊料凸块的至少一者与其相关联电极之间的一层镍。11.如申请专利范围第1项之半导体元件封装体,其中该肖特基结构包含一层钯。12.如申请专利范围第1项之半导体元件封装体,其中该肖特基结构包含一层钒。13.如申请专利范围第1项之半导体元件封装体,其中该第一电极包含一层铝。14.如申请专利范围第1项之半导体元件封装体,其中该第二电极包含铝。15.如申请专利范围第2项之半导体元件封装体,其中该钝化层包含氮化矽。16.如申请专利范围第1项之半导体元件封装体,其中该半导体晶粒包括一与该第一主要表面相对之第二主要表面,该第二主要表面不含有任何电连接部。17.如申请专利范围第1项之半导体元件封装体,其中该半导体晶粒包括用以对于该半导体元件封装体界定侧向边界之侧边缘。图式简单说明:第1图为根据本发明的第一实施例之一元件的立体图;第2图为根据本发明的第一实施例之一元件的俯视图;第3图为从箭头方向观看沿着第2图的线3-3之横剖视图;第4图显示安装在一印刷电路板上时之根据本发明的一元件;第5图显示根据本发明的第二实施例之一元件的俯视图;第6图显示根据本发明的第三实施例之一元件的俯视图;第7图显示根据本发明的第四实施例之一元件的俯视图;第8图以图形显示在阳极区域中具有电荷之正向电压(VF)的变异;第9图以图形显示对于根据第1至7图所示实施例之元件范例的VF之实验性测量;第10图显示对于根据第1至7图所示实施例之元件范例的VF及漏电流之实验性测量的绘图。 |
