| 主权项 |
1.一种用以制造一半导体装置之方法,包括步骤:制备一半导体基板,其上形成用以制造一半导体装置之复数个相异半导体构件;于该半导体基板之所有上部上形成一内层隔离膜;及形成一可避免一可移动离子或湿气穿透该内层隔离膜之电洞捕捉处。2.如申请专利范围第1项之方法,在形成该内层隔离膜前,进一步包括一于该半导体基板之所有上部上形成一扩散保护膜之步骤。3.如申请专利范围第1项之方法,其中利用一PE-TEOS膜形成该内层隔离膜。4.如申请专利范围第1项之方法,其中藉由布植一杂质于该内层隔离膜而形成该电洞捕捉处。5.如申请专利范围第4项之方法,其中以一范围在3E15/cm2至7E15/cm2之掺杂物布植该杂质。6.如申请专利范围第5项之方法,其中利用磷(P)布植该杂质。7.如申请专利范围第4项之方法,其中仅以范围在10keV至30keV之离子布植能量将该杂质布植于该内层隔离膜中。8.如申请专利范围第7项之方法,其中利用磷布植该杂质。9.如申请专利范围第4项之方法,其中将该杂质布植于包含该内层隔离膜在内之该半导体基板之整个表面中,并于该内层隔离膜中形成该电洞捕捉处。10.如申请专利范围第9项之方法,其中利用磷布植该杂质。11.如申请专利范围第4项之方法,其中利用磷布植该杂质。图式简单说明:图1系依闸极与源极闸电压差(Vgs)而变化之Idrain图;图2系依习知技艺之一具体实施例之电晶体之剖面图;图3系依习知技艺之另一具体实施例之电晶体之剖面图;图4显示以临限电压为基之电晶体电气特性受覆罩层影响图;图5显示漏电流特性受覆罩层影响图;图6A至6C阐释依本发明之一具体实施例之半导体装置制造方法之剖面图;图7显示存在于磷矽酸盐玻璃(PSG)膜上之各种捕捉处;及图8显示依闸极与源极间Vgs而变之汲极电流(Idrain)图。 |
