发明名称 具有电稳定性之电子元件用导电及电阻材料
摘要 一种用于微电子应用上之具有改善之电稳定性之组合物,包含一聚合树脂、一导电填料、一随意之反应性或非反应性稀释剂、一随意之惰性填料、以及一提供电稳定性之氧清除剂或腐蚀抑制剂或二者。另法,该组合物亦可包括一低熔点金属填料成份。
申请公布号 TWI240747 申请公布日期 2005.10.01
申请号 TW091102863 申请日期 2002.02.08
申请人 国民淀粉及化学投资控股公司 发明人 程奇明;古拉佛瑞克生;萧瑜;董昆;卢道强
分类号 C09K3/00;H01B1/22 主分类号 C09K3/00
代理机构 代理人 张文仁 台北市松山区八德路3段81号7楼之7
主权项 1.一种用于微电子元件之组合物,包含: (a)一聚合树脂, (b)一导电填料, (c)一腐蚀抑制剂, (d)一随意之反应性或非反应性稀释剂, (e)一随意之惰性填料,以及 (f)一随意之黏性促进剂, 其中腐蚀抑制剂为8-羟基。 2.如申请专利范围第1项之组合物,其中 (a)该聚合树脂系以10至90重量%之量存在; (b)该导电填料系以1至90重量%之量存在; (c)该稀释剂系以0至50重量%之量存在; (d)该惰性填料系以0至80重量%之量存在; (e)8-羟基系以高达10重量%(但非0%)之量存在;而 (f)该黏性促进剂系以0至10重量%之量存在,总共为 100重量%。 3.如申请专利范围第1项之组合物,其中树脂系由乙 烯基树脂、丙烯酸树脂、酚树脂、环氧树脂、马 来醯亚胺树脂、聚醯亚胺树脂、或含矽树脂所组 成集团中选出。 4.如申请专利范围第1项之组合物,其中导电填料系 由银、铜、金、钯、铂、碳黑、碳纤维、石墨、 铝、氧化铟锡、银涂面铜、银涂面铝、金属涂面 玻璃球及掺锑之氧化亚锡所组成集团中选出。 5.如申请专利范围第1项之组合物,其中稀释剂系由 1,4-丁二醇二去水甘油醚及丁基甲醇所组成集团中 选出。 6.如申请专利范围第1项之组合物,其中惰性填料系 由滑石、矽石、矽酸盐、氮化铝、云母、陶瓷、 钛酸钡、及二氧化钛所组成集团中选出。 7.一种用于具有锡或锡/铅表面之微电子元件之黏 着剂组合物,包含: (a)一聚合树脂, (b)一导电填料, (c)一腐蚀抑制剂, (d)一低熔点金属填料, (e)一随意之反应性或非反应性稀释剂, (f)一随意之惰性填料,以及 (g)一随意之黏性促进剂, 其中腐蚀抑制剂为8-羟基而低熔点金属填料 为铟、一铟合金、一锡合金或其等之混合物。 8.如申请专利范围第7项之组合物,其中 (a)该聚合树脂系以10至90重量%之量存在; (b)该导电填料系以1至90重量%之量存在; (c)该稀释剂系以0至50重量%之量存在; (d)该惰性填料系以0至80重量%之量存在; (e)该低熔点金属填料系以高达50重量%(但非0%)之量 存在; (f)8-羟基系以高达10重量%(但非0%)之量存在;而 (g)该黏性促进剂系以0至10重量%之量存在,总共为 100重量%。 9.如申请专利范围第7项之组合物,其中8-羟基 系以1至2重量%之量存在。 10.如申请专利范围第9项之组合物,其中8-羟基 系以1.4至1.8重量%之量存在。 11.如申请专利范围第7项之组合物,其中低熔点金 属系以2至50重量%之量存在。 12.如申请专利范围第11项之组合物,其中低熔点金 属系以4至50重量%之量存在。 13.如申请专利范围第7项之组合物,其中低熔点金 属填料系由铟、锡、银、铋、铅或其等之合金所 组成集团中选出。 14.如申请专利范围第13项之组合物,其中低熔点金 属填料包含铟或一铟合金。 15.如申请专利范围第13项之组合物,其中低熔点金 属填料包含实质为球状之粉末。 16.如申请专利范围第7项之组合物,其中树脂系由 乙烯基树脂、丙烯酸树脂、酚树脂、环氧树脂、 马来醯亚胺树脂、聚醯亚胺树脂、或含矽树脂所 组成集团中选出。 17.如申请专利范围第7项之组合物,其中稀释剂系 由1,4-丁二醇二去水甘油醚及丁基甲醇所组成集团 中选出。 18.如申请专利范围第7项之组合物,其中惰性填料 系由滑石、矽石、矽酸盐、氮化铝、云母、陶瓷 、钛酸钡、及二氧化钛所组成集团中选出。 19.如申请专利范围第7项之组合物,其中导电填料 系由银、铜、金、钯、铂、铝、及掺锑之氧化亚 锡所组成集团中选出。 20.一种提升组合物电稳定性之方法,包含对组合物 添加一腐蚀抑制剂及低熔点金属填料,其中腐蚀抑 制剂为8-羟基而低熔点金属填料为铟、一铟 合金、一锡合金或其等之混合物。 图式简单说明: 图1为氧清除剂对组合物D在暴露于85℃及85%相对湿 度达500小时后之接触电阻率(系数)之效应绘图。 图2为腐蚀抑制剂对组合物D在暴露于85℃及85%相对 湿度达500小时后之接触电阻率之效应绘图。 图3为体电阻测试载体之图形。 图4为接触电阻测试载体之图形。 图5为一OSP铜FR4电路板。
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