| 主权项 |
1.一种制造积体电路的方法,其包含形成在一闸极介电层上之一导电电晶体闸极,且该闸极介电层形成在一半导体基底的一主动区域上,而且该主动区域有一第一导电型态,该方法包括:(i)在该半导体基底上形成一介电层,其中该闸极介电层包含至少一部分之该介电层;(ii)在该介电层上形成一第一膜层,其中该导电电晶体闸极包含至少一部分之该第一膜层;(iii)在该第一膜层上形成一罩幕,以定义出邻近于该主动区域的一或多数个基底隔离区域;(iv)藉由该罩幕,图案化该第一膜层、该介电层以及该半导体基底以形成一图案,该图案化的操作包含:(iv-a)移除一部份之该第一膜层;(iv-b)移除一部份之该介电层,以形成一介电层侧壁,其中该介电层侧壁为该闸极介电层之一部分;以及(iv-c)移除一部份的该半导体基底,以在各该隔离区一域位置形成一沟渠,该沟渠有一侧壁,其为一部份之该主动区域;(v)以离子植入掺质离子的方式,对该沟渠侧壁导入该第一导电型态之一掺杂,且该闸极介电层侧壁会面临该掺杂离子束;以及(vi)在该沟渠侧壁之上形成一介电层,该介电层为隔离区域之一部份。2.如申请专利范围第1项所述之制造积体电路的方法,更包含在一个或多个加热步骤中加热该闸极介电层,以回火修复在该离子植入过程中对该闸极介电层所造成之损害。3.如申请专利范围第2项所述之制造积体电路的方法,其中至少一个该加热步骤进行于该未暴露的该闸极介电层之侧壁上。4.如申请专利范围第2项所述之制造积体电路的方法,其中当在操作(iv)中形成于该沟渠侧壁之该介电层其覆盖于该闸极介电层侧壁时,进行至少一个该加热步骤。5.如申请专利范围第2项所述之制造积体电路的方法,其中至少一个该加热步骤进行于该未暴露之该闸极介电层。6.如申请专利范围第2项所述之制造积体电路的方法,其中该闸极介电层包含二氧化矽。7.如申请专利范围第6项所述之制造积体电路的方法,其中至少一个该加热步骤包含使包含有该闸极介电层之一半导体结构在一温度750℃维持至少15分钟。8.如申请专利范围第2项所述之制造积体电路的方法,其中该些热步骤至少包含一氧化步骤。9.如申请专利范围第8项所述之制造积体电路的方法,其中该氧化步骤包含二氧化矽之长成。10.如申请专利范围第1项所述之制造积体电路的方法,其中该离子束相对于一垂直于该半导体基底上之法线所形成之一夹角为25角。11.如申请专利范围第1项所述之制造积体电路的方法,其中该电晶体闸极是一非挥发性记忆胞之一浮置闸极。12.如申请专利范围第11项所述之制造积体电路的方法,其中该闸极介电层是一穿隧介电层,一电荷可穿隧该穿隧介电层以改变该记忆胞的一状态。13.如申请专利范围第1项所述之制造积体电路的方法,其中该第一导电型态为P型态。14.如申请专利范围第13项所述之制造积体电路的方法,其中该掺质至少包含硼元素。15.一种制造积体电路的方法,其包含形成在一半导体基底上之一主动区域上之一导电电晶体闸极,且该主动区域有一第一导电型态,该方法包括:(a)在该半导体基底中形成一个或多数个隔离沟渠,该或该些沟渠包含位于该主动区域的一第一侧边之一第一侧壁表面以及位于该主动区域的一第二侧边之一第二侧壁表面,且该第二侧边与该第一侧边相对;(b)藉由有角度的离子植入,将具有该第一导电型态之一掺质,通过该第一与该第二侧壁表面导入该主动区域中,其中该主动区域包含从该第一侧壁表面植入之一第一区域,和从该第二侧壁表面植入之一第二区域,且该第一区域与该第二区域彼此重叠。16.如申请专利范围第15项所述之制造积体电路的方法,其中该主动区域之该第一及该第二侧边在两个源/汲极区域之间延伸。17.如申请专利范围第16项所述之制造积体电路的方法,其中该主动区域包含具有宽度0.22到0.26m之一电晶体通道,以及该第一及该第二区域的一重叠部分,沿该通道测量其宽度约为0.1m。18.如申请专利范围第15项所述之制造积体电路的方法,其中该离子植入方式以有角度之方式进行。19.如申请专利范围第18项所述之制造积体电路的方法,其中该离子植入方式包含对于该第一侧壁表面进行有角度离子植入之方式,且该角度是与该基底的法线呈一夹角,以及对于该第二侧壁表面进行有角度离子植入之方式,且该角度是与该基底的法线呈一夹角,其中从该第一侧壁表面的该离子植入与从该第二侧壁表面的该离子植入是从该基底法线之相对侧边进行。20.如申请专利范围第18项所述之制造积体电路的方法,其中该离子植入的角度与该半导体基底上之法线之夹角为25角。21.如申请专利范围第15项所述之制造积体电路的方法,其中该第一侧壁表面的该离子植入包括相对于该第一侧壁表面,以入射角为28到38角进行之。22.如申请专利范围第15项所述之制造积体电路的方法,更包括在该操作(a)之前,于该主动区域上形成一第一膜层,其中该导电电晶体闸极包含至少一部份的该第一膜层。23.如申请专利范围第22项所述之制造积体电路的方法,更包括在该操作(a)之前,在该电晶体之该主动区域上形成一闸极介电层。图式简单说明:图1至图8所绘示为在习知一种半导体积体电路制程中之半导体结构的垂直剖面示意图。图9A是依照本发明一较佳实施例之积体电路制程电路图。图9B是图9A中部分积体电路之上视简图。图9C、图9D及图9E所绘示为图9A中积体电路之垂直剖面图。图10至图12、图13A、图13B、图14A及图14B所绘示为图9A中电路制程所得之中间结构垂直剖面图。图15A为其他图示之参照图,代表图9A中电路制造的某一阶段之中间结构。图15B、图16、图17A、图17B及图18到图21所绘示为图9A中制程所得电路之中间结构垂直剖面图。图22是图9A积体电路中之部分上视图。图23是图9A中制程所得电路之中间结构垂直剖面图。 |
