| 主权项 |
1.一种图案化在半导体组件顶部侧的层之方法,其中要被图案化的层被施用于顶部侧,一图案化层(9)被施用于此层,该图案化层(9)使用遮罩被图案化,该要被图案化的层被部份移除且以此方式使用该经图案化的图案化层(9)做为遮罩而被图案化,其中,在要被图案化的层之施用前,先使该顶部侧变得不均匀,使得该顶部侧在预先决定区域较在中低于其他区域,该图案化层(9)以不同厚度被施用以至少基本上平面化该顶部侧,及该图案化层(9)使用蚀刻剂及蚀刻方法被图案化,藉由倾斜的腰窝被产生,以形成在其深度方向逐渐变细的开孔。2.根据申请专利范围第1项的方法,其系用以图案化在半导体记忆体顶部侧的字元导线,其中被提供用做该字元导线(8)的层被施用于顶部侧做为要被图案化的层,该图案化层(9)被施用于此层,使用遮罩图案化该图案化层(9)以使得其具由空间彼此分开的部份,这些部份覆盖被提供用于要被制造的该字元导线(8)的区域,且被提供用于该字元导线(8)的层系使用已如所示被图案化之该图案化层(9)做为遮罩而被部份移除,故被提供用于该字元导线的层的其余部份形成该字元导线,其中该字元导线(8)在被提供用于记忆体胞元电晶体的闸电极的区域被形成为较存在于它们之间的区域为宽,其系由于下列事实,在被提供用做该字元导线(8)的层的施用前,该顶部侧以一种方式被形成使得其在要被提供做为闸电极的区域较要被提供做为该字元导线的其他区域为低,且该图案化层(9)以厚度在要被提供做为闸电极的区域较在要被提供做为该字元导线的其他区域为大的方式被施用。3.根据申请专利范围第2项的方法,其中,为制造电荷捕获记忆体,埋藏于半导体材料的位元导线(14)被制造,这些位元导线皆包括源极/汲极区域(2、3)其被提供做为记忆体电晶体及以电传导方式将它们彼此连接,在被提供做为闸介电质及用以捕获CHE之储存层序列(5、6、7)及被提供做为该字元导线(8)的层的施用前,氧化物层(4)于该位元导线上被制造,增加在该源极/汲极区域(2、3)上的半导体材料的表面区域,该图案化层(9)以一种厚度被施用以使在后续蚀刻步骤中该图案化层(9)的图案化产生具在该源极/汲极区域(2、3)上方宽度被减少之字元导线(8),及位元导线接触点(13)被排列于在相邻字元导线间被制造的经加宽空间的区段(12)。4.根据申请专利范围第1至3项中任一项的方法,其中一种具平面化涂覆性质的有机抗反射涂层被施用做为图案化层(9)。5.根据申请专利范围第4项的方法,其中一种基于氯的ARC-开孔方法被使用以蚀刻该图案化层(9)。6.根据申请专利范围第4项的方法,其中该图案化层(9)的厚度总是在一范围値内,在此范围内被使用以图案化该图案化层(9)(其未因自该经涂覆顶部侧的反射而被损伤)的光阻遮罩之曝光总是被确保。7.根据申请专利范围第1至3项中任一项的方法,其中,在要被图案化的该层被施用前,该顶部侧系由以区域被氧化的该半导体材料不均匀的形成。8.一种半导体记忆体,其具电荷捕获记忆体胞元的列及行排列,条带形式的位元导线(14),其被彼此平行及彼此相隔一段距离排列及被埋藏于半导体材料,条带形式的字元导线(8),其被彼此平行及彼此相隔一段距离排列,横越该位元导线,被与该位元导线电绝缘及被排列于该位元导线之上,及位元导线接触点(13)被排列于该字元导线(8)之间及与该字元导线(8)电绝缘,其中该字元导线(8)具与该位元导线接触点(13)相邻的区段(12),其中与字元导线的其余部份相较,该字元导线的宽度较小,以使得经加宽的空间存在于相邻字元导线间。图式简单说明:第1图以截面区段显示电荷捕获记忆体胞元。第2图以示意形式显示字元导线及经埋藏位元导线的排列。 |
