| 主权项 |
1.一种半导体记忆装置,包括:第一记忆装置,具有正规记忆体单元区域;第二记忆装置,和该第一记忆装置独立的设置,具有备用记忆体单元区域;以及控制部,对于该正规记忆体单元区域预先规定在补救发生缺陷之该正规记忆体单元区域时使用之置换对象单位,而且在该正规记忆体单元区域实际上发生缺陷时,可用构成该备用记忆体单元区域之复数备用记忆体单元之一部分置换该正规记忆体单元区域之该置换对象单位;其中,和该置换对象单位对应之资料之位元数比在该第一记忆装置之单位资料之位元数少。2.一种半导体记忆装置,包括:第一记忆装置,具有正规记忆体单元区域;第二记忆装置,和该第一记忆装置独立的设置,具有备用记忆体单元区域;以及控制部,对于该正规记忆体单元区域预先规定在补救发生缺陷之该正规记忆体单元区域时使用之置换对象单位,而且在该正规记忆体单元区域实际上发生缺陷时,用该备用记忆体单元区域置换该正规记忆体单元区域之该置换对象单位;其中,和该置换对象单位对应之资料之位元数比在该第一记忆装置之单位资料之位元数少;该控制部用该备用记忆体单元区域置换该置换对象单位时,对于在该第一记忆装置之单位资料之中之和该置换对象单位对应之资料以外的,按照其位元位置直接输出;对于和该置换对象单位对应之资料,替代的向其位元位置输出自该备用记忆体单元区域所读出之资料。3.一种半导体记忆装置,包括:复数第一记忆装置,各自具有正规记忆体单元区域,彼此独立的设置,而且被指派彼此不同之位址区域;第二记忆装置,和各该第一记忆装置独立的设置,具有备用记忆体单元区域;以及控制部,在各该第一记忆装置,对于该正规记忆体单元区域预先规定在补救发生缺陷之该正规记忆体单元区域时使用之置换对象单位,而且依照所输入之位址,用该备用记忆体单元区域置换在复数第一记忆装置之中之和该位址对应之该第一记忆装置之该置换对象单位;其中,在各该第一记忆装置,和该置换对象单位对应之资料之位元数比单位资料之位元数少。4.一种半导体记忆装置,包括:第一记忆装置,具有由排列成行列状之复数正规记忆体单元构成之正规记忆体单元区域;第二记忆装置,和该第一记忆装置独立的设置,具有备用记忆体单元区域;以及控制部,对于该正规记忆体单元区域预先规定在补救发生缺陷之该正规记忆体单元区域时使用之置换对象单位,而且在该正规记忆体单元区域实际上发生缺陷时,用该备用记忆体单元区域置换该正规记忆体单元区域之该置换对象单位;其中,该正规记忆体单元区域之该置换对象单位包含第一置换对象单位,由在行方向排列之该正规记忆体单元构成;及第二置换对象单位,由在列向排列之该正规记忆体单元构成;该控制部进行:行置换,用该备用记忆体单元区域置换该第一置换对象单位;及列置换,用该备用记忆体单元区域置换该第二置换对象单位;和该第一置换对象单位对应之资料之位元数比在该第一记忆装置之单位资料之位元数少,而且比和该第二置换对象单位对应之资料之位元数少。5.一种半导体记忆装置,包括:第一记忆装置,具有由沿着位元线延伸之第一方向和与第一方向系垂直之字元线延伸之第二方向且排列成行列状之复数正规记忆体单元构成之正规记忆体单元区域;第二记忆装置,和该第一记忆装置独立的设置,具有备用记忆体单元区域;以及控制部,对于该正规记忆体单元区域预先规定在补救发生缺陷之该正规记忆体单元区域时使用之置换对象单位,而且在该正规记忆体单元区域实际上发生缺陷时,用该备用记忆体单元区域置换该正规记忆体单元区域之该置换对象单位;其中,该置换对象单位由在该第二方向排列之该正规记忆体单元构成;和该置换对象单位对应之资料之位元数比在该第一记忆装置之单位资料之位元数少。6.一种半导体记忆装置,包括:第一记忆装置,具有正规记忆体单元区域;第二记忆装置,和该第一记忆装置独立的设置,具有备用记忆体单元区域;以及控制部,对于该正规记忆体单元区域预先规定在补救发生缺陷之该正规记忆体单元区域时使用之置换对象单位,而且在该正规记忆体单元区域实际上发生缺陷时,用该备用记忆体单元区域置换该正规记忆体单元区域之该置换对象单位;其中,和该置换对象单位对应之资料之位元数比在该第一记忆装置之单位资料之位元数少;在该半导体记忆装置设置:中间连接端子;第一资料输出用选择电路,连接在该第二记忆装置之资料之输出端子和该中间连接端子;以及第二资料输出用选择电路,连接该中间连接端子和在该半导体记忆装置之资料之输出端子;该中间连接端子之端子数比在该第二记忆装置之输出端子之端子数少。7.一种半导体记忆装置,包括:第一记忆装置,具有由排列成行列状之复数正规记忆体单元构成之正规记忆体单元区域和第一备用记忆体单元区域;第二记忆装置,和该第一记忆装置独立的设置,具有第二备用记忆体单元区域;以及控制部;其中,该第一记忆装置在该正规记忆体单元区域之中之由在列方向排列之正规记忆体单元构成之第一区域发生缺陷时,用该第一备用记忆体单元区域置换该第一区域;该控制部在该正规记忆体单元区域之中之由在行方向排列之正规记忆体单元构成之第二区域发生缺陷时,用该第二备用记忆体单元区域置换该第二区域。8.一种半导体记忆装置,包括:第一记忆装置,具有由排列成行列状之复数正规记忆体单元构成之正规记忆体单元区域;第二记忆装置,和该第一记忆装置独立的设置,具有第一备用记忆体单元区域;第三记忆装置,和该第一、第二记忆装置独立的设置,具有第二备用记忆体单元区域;以及控制部,对于该正规记忆体单元区域预先规定在补救发生缺陷之该正规记忆体单元区域时使用之置换对象单位;其中,该正规记忆体单元区域之该置换对象单位包含第一置换对象单位,由在列方向排列之该正规记忆体单元构成;及第二置换对象单位,由在行方向排列之该正规记忆体单元构成;该控制部用该第一备用记忆体单元区域置换该第一置换对象单位,用该第二备用记忆体单元区域置换该第二置换对象单位。9.如申请专利范围第1至6项中任一项之半导体记忆装置,其中,和该置换对象单位对应之资料之位元数系复数。10.如申请专利范围第1至5项中任一项之半导体记忆装置,其中,该控制部具有复数缓冲器,和在该半导体记忆装置资料之复数输出端子之各端子对应的设置,连接在该第二记忆装置之资料之输出端子和在该半导体记忆装置之资料之输出端子;和该置换对象单位对应之资料之位元数系复数;利用该控制部按照和该置换对象单位对应之资料之位元数之单位控制该缓冲器之活化不活化。11.如申请专利范围第4项之半导体记忆装置,其中该控制部依照所输入之位址进行该行置换及该列置换之其中一方;在该位址表示该第一、第二置换对象单位双方所含之该正规记忆体单元之情况,令优先的进行该列置换。图式简单说明:图1系表示本发明之实施例1之半导体记忆装置之构造图。图2系表示本发明之实施例1之半导体记忆装置之构造图。图3系表示本发明之实施例1之半导体记忆装置之构造图。图4系表示本发明之实施例1之半导体记忆装置之构造图。图5系表示本发明之实施例1之半导体记忆装置之构造图。图6系表示本发明之实施例1之半导体记忆装置之构造图。图7系表示本发明之实施例1之半导体记忆装置之构造图。图8系表示本发明之实施例1之半导体记忆装置之构造图。图9系表示本发明之实施例1之半导体记忆装置之构造图。图10系表示本发明之实施例1之半导体记忆装置之构造图。图11系表示本发明之实施例1之半导体记忆装置之构造图。图12系表示本发明之实施例1之正规记忆体单元阵列之构造图。图13系表示本发明之实施例1之备用记忆体单元阵列之构造图。图14系表示本发明之实施例1之编码信号ENC之値之图。图15系表示本发明之实施例1之位址密码表之图。图16系表示本发明之实施例1之资料输入用次字选择电路输出之资料之图。图17系表示本发明之实施例1之资料输入用次字选择电路输出之资料之图。图18系表示本发明之实施例2之半导体记忆装置之构造图。图19系表示本发明之实施例2之半导体记忆装置之构造图。图20系表示本发明之实施例2之半导体记忆装置之构造图。图21系表示本发明之实施例2之半导体记忆装置之构造图。图22系表示本发明之实施例2之半导体记忆装置之构造图。图23系表示本发明之实施例2之半导体记忆装置之构造图。图24系表示本发明之实施例2之半导体记忆装置之构造图。图25系表示本发明之实施例2之DI选择器输出之资料之图。图26系表示本发明之实施例2之资料输出用选择电路22c输出之资料之图。图27系表示本发明之实施例2之备用行用位址解码器输出之资料之图。图28系表示本发明之实施例2之资料输入用次字选择电路输出之资料之图。图29系表示本发明之实施例2之资料输入用次字选择电路输出之资料之图。图30系表示本发明之实施例3之半导体记忆装置之构造图。图31系表示本发明之实施例3之半导体记忆装置之构造图。图32系表示本发明之实施例3之半导体记忆装置之构造图。图33系表示本发明之实施例3之半导体记忆装置之构造图。图34系表示本发明之实施例3之半导体记忆装置之构造图。图35系表示本发明之实施例3之半导体记忆装置之构造图。图36系表示本发明之实施例3之半导体记忆装置之构造图。图37系表示本发明之实施例3之正规记忆体单元阵列之构造图。图38系表示本发明之实施例3之备用记忆体单元阵列之构造图。图39系表示本发明之实施例3之半导体记忆装置之平面布置图。图40系表示正规RAM之一般之构造图。图41系表示正规RAM之一般之构造图。图42系表示本发明之实施例4之半导体记忆装置之构造图。图43系表示本发明之实施例4之半导体记忆装置之构造图。图44系表示本发明之实施例4之半导体记忆装置之构造图。图45系表示本发明之实施例4之半导体记忆装置之构造图。图46系表示本发明之实施例4之半导体记忆装置之构造图。图47系表示本发明之实施例4之半导体记忆装置之构造图。图48系表示本发明之实施例4之半导体记忆装置之构造图。图49系表示本发明之实施例4之半导体记忆装置之构造图。图50系表示本发明之实施例4之正规记忆体单元阵列之构造图。图51系表示本发明之实施例4之备用记忆体单元阵列之构造图。图52系表示本发明之实施例5之半导体记忆装置之构造图。图53系表示本发明之实施例5之半导体记忆装置之构造图。图54系表示本发明之实施例5之半导体记忆装置之构造图。图55系表示本发明之实施例5之半导体记忆装置之构造图。图56系表示本发明之实施例5之正规记忆体单元阵列之构造图。图57系表示本发明之实施例6之半导体记忆装置之构造图。图58系表示本发明之实施例6之半导体记忆装置之构造图。图59系表示本发明之实施例6之半导体记忆装置之构造图。图60系表示本发明之实施例6之正规记忆体单元阵列之构造图。图61系表示本发明之实施例7之半导体记忆装置之构造图。图62系表示本发明之实施例7之半导体记忆装置之构造图。图63系表示本发明之实施例7之半导体记忆装置之构造图。图64系表示本发明之实施例7之正规记忆体单元阵列之构造图。图65系表示资料输出用选择电路之电路构造之变形例之图。图66系表示习知技术1之半导体记忆装置之构造图。图67系表示习知技术1之半导体记忆装置之构造图。图68系表示习知技术1之半导体记忆装置之构造图。图69系表示习知技术1之半导体记忆装置之构造图。 |
