| 主权项 |
1.一种半导体装置,系具有CMOS电晶体,其特征是具备有:配置成平行之多个闸电极;上述CMOS电晶体之n通道MOS部和p通道MOS部,在上述闸电极之长度方向形成邻接;和配线,用来连接上述n通道MOS部和上述p通道MOS部;其中上述配线之宽度大于相邻之上述闸电极之间隔;上述配线之一部份隔着绝缘膜而配置在上述闸电极之一部份之正上方。2.如申请专利范围第1项之半导体装置,其中:上述绝缘膜形成在上述闸电极之上部和侧面部;上述配线被埋入到第1开口部,该第1开口部经由蚀刻与被积层在上述绝缘膜上之上述绝缘膜不同材质之层间绝缘膜而形成。3.如申请专利范围第2项之半导体装置,其中,上述配线经由埋入到形成在上述绝缘膜之第2开口部,用来与上述闸电极电连接。4.如申请专利范围第3项之半导体装置,其中,由上述第1开口部和上述第2开口部构成之开口部,在上述层间绝缘膜上之形状是具有6个以上之角部。5.一种半导体装置之制造方法,系用来制造具有CMOS电晶体之半导体装置,其特征是所具备之步骤包含有:在半导体基板上形成被配置为平行之多个闸电极;在上述闸电极之上部和侧面部形成绝缘膜;在上述绝缘膜上形成与上述绝缘膜不同材质之层间绝缘膜;以上述绝缘膜作为阻挡膜对上述层间绝缘膜进行蚀刻,用来形成宽度大于相邻之上述闸电极之间隔之第1开口部;在上述层间绝缘膜上积层金属膜;和除去埋入到上述第1开口部之上述金属膜以外的上述层间绝缘膜上之上述金属膜。6.如申请专利范围第5项之半导体装置之制造方法,其中,在形成上述第1开口部之步骤后,对露出之上述绝缘膜之一部份进行蚀刻,用来形成第2开口部。7.如申请专利范围第5或6项之半导体装置之制造方法,其中,利用回蚀刻除去埋入在上述第1开口部之上述金属膜以外的上述层间绝缘膜上之上述金属膜。8.一种半导体装置,包含:共用一普通第一闸电极之第一和第二电晶体,以及共用一相邻且平行于第一闸电极之普通第二闸电极之第三和第四电晶体,该第一和第三电晶体共用一普通n型区域,而该第二和第四电晶体共用一普通p型区域;一形成在该第一闸电极上之第一绝缘膜,以及一形成在该第二闸电极上之第二绝缘膜;一形成在该第一闸电极之侧表面和该第一绝缘膜之侧表面上之第三绝缘膜,以及一形成在该第二闸电极之侧表面和该第二绝缘膜之侧表面上之第四绝缘膜;一形成在该第一和该第二闸电极之上和之间的层间绝缘膜,具有一开口部暴露出该第三和第四绝缘膜以及位在该第一和该第二电极之间的该第一和第二绝缘膜,其中该开口部位在该普通n型区域和该普通p型区域之上;以及一形成在该开口部中且未延伸出该层间绝缘膜之埋入配线,其中该埋入配线延伸超过该第一绝缘膜和该第二绝缘膜。9.如申请专利范围第8项之半导体装置,其中,该第一、第二、第三和第四绝缘膜系由不同于该层间绝缘膜之材料制成。10.如申请专利范围第9项之半导体装置,其中,该埋入配线系电连接该普通n型区域和该普通p型区域。11.一种半导体装置,包含:一半导体基板;一形成在该半导体基板上之第一和第二闸电极;位在该第一闸电极二侧之p型区域;位在该第二闸电极二侧之n型区域;一形成在该第一闸电极上之第一绝缘膜,以及一形成在该第二闸电极上之第二绝缘膜;一形成在该第一闸电极之侧表面和该第一绝缘膜之侧表面上之第三绝缘膜,以及一形成在该第二闸电极之侧表面和该第二绝缘膜之侧表面上之第四绝缘膜;一形成在该第一和该第二闸电极之上和之间的层间绝缘膜,具有一开口部暴露出该第三和第四绝缘膜以及位在该第一和该第二电极之间的该第一和第二绝缘膜,其中该开口部位在该p型区域之一和该第二闸电极之上;以及一形成在该开口部中且未延伸出该层间绝缘膜之埋入配线,其中该埋入配线延伸超过形成在该第一闸电极上之该第一绝缘膜和延伸超过形成在该第二闸电极上之该第二绝缘膜,以及其中该p型区域之一系藉该埋入配线而电连接至该第二闸电极。12.如申请专利范围第11项之半导体装置,其中,该第一、第二、第三和第四绝缘膜系由不同于该层间绝缘膜之材料制成。图式简单说明:图1是本发明之实施形态1之半导体装置之平面图。图2是本发明之实施形态1之半导体装置之剖面图。图3是本发明之实施形态1之半导体装置之平面图。图4是本发明之实施形态1之半导体装置之剖面图。图5是本发明之实施形态1之半导体装置之平面图。图6是本发明之实施形态1之半导体装置之剖面图。图7是本发明之实施形态1之半导体装置之平面图。图8是本发明之实施形态1之半导体装置之剖面图。图9是本发明之实施形态1之半导体装置之平面图。图10是本发明之实施形态1之半导体装置之剖面图。图11A、11B是本发明之实施形态1之半导体装置之平面图。图12是本发明之实施形态2之半导体装置之平面图。图13是本发明之实施形态2之半导体装置之剖面图。图14是本发明之实施形态2之开口部之平面图。 |
