| 主权项 |
1.一种绝对差和电路,包括:一绝对差(absolute difference)电路,用以接收一第一资料PMi,j以及一第二资料PSi,j并且输出一绝对差资料ADi,j,其中PMi,j、PSi,j与ADi,j分别表示第i列(row)第j个该第一资料、该第二资料以及该绝对差资料,并且ADi,j=∣PMi,j-PSi,j∣,其中i以及j皆为大于等于0之整数;一第一加法器,用以接收并且加总该绝对差资料以及一第一累加资料,以及将加总结果输出为一第一加总値;一第一暂存器,用以依一第一预定时序接收并闩锁该第一加总値后输出一第一绝对差和(sum of absolutedifference)资料;以及一第一选择电路,用以接收并选择该第一绝对差和资料以及一零资料其中之一,并将所选择资料输出为该第一累加资料,其中该零资料之値为0。2.如申请专利范围第1项所述之绝对差和电路,其中该绝对差电路包括:一减法器,用以接收该第一资料以及该第二资料并将二者相减后输出一差値;一第二暂存器,耦接至该减法器,用以依一第二预定时序闩锁该差値;一补数电路,耦接至该第二暂存器,用以产生该差値之补数;以及一第二选择电路,耦接至该第二暂存器以及该补数电路,用以于所接收之该差値以及该差値之补数二者中选择正数者输出为该绝对差资料。3.如申请专利范围第2项所述之绝对差和电路,其中该补数电路包括:一反相器,用以接收并将该差値反相,以输出一反相差値;以及一第二加法器,耦接至该反相器,用以接收并加总该反相差値以及一壹资料以输出该差値之补数,其中该壹资料之値为1。4.如申请专利范围第1项所述之绝对差和电路,其中该第一绝对差和资料系为ADi,j至ADi+3,j+3之44阵列之累加结果。5.如申请专利范围第1项所述之绝对差和电路,其中该第一暂存器不具有重置(reset)功能。6.如申请专利范围第1项所述之绝对差和电路,更包括至少一累加电路,用以接收并累加该第一绝对差和资料以输出一第二绝对差和资料,并且依预定时序重新累加之。7.如申请专利范围第6项所述之绝对差和电路,其中该累加电路包括:一第三加法器,用以接收并且加总该第一绝对差和资料以及一第三累加资料,以及将加总结果输出为一第三加总値;一第三暂存器,用以依一第三预定时序接收并闩锁该第三加总値后输出该第二绝对差和资料;以及一第三选择电路,用以接收并选择该第二绝对差和资料以及该零资料其中之一,并将所选择资料输出为该第三累加资料。8.如申请专利范围第6项所述之绝对差和电路,其中该第一绝对差和资料系为ADi,j至ADi+3,j+344阵列之累加结果以及ADi,j+4至ADi+3,j+744阵列之累加结果二者之一,以及该第二绝对差和资料系为ADi,j至ADi+3,j+7之48阵列之累加结果。9.如申请专利范围第6项所述之绝对差和电路,其中该第一绝对差和资料系为ADi,j至ADi+3,j+3以及ADi+4,j至ADi+7,j+3二者之一44阵列之累加结果,以及该第二绝对差和资料系为ADi,j至ADi+7,j+3之84阵列之累加结果。10.如申请专利范围第6项所述之绝对差和电路,其中该第一绝对差和资料系为ADi,j至ADi+3,j+3、ADi+4,j至ADi+7,j+3、ADi,j+4至ADi+3,j+7以及ADi+4,j+4至ADi+7,j+7其中之一44阵列之累加结果,以及该第二绝对差和资料系为ADi,j至ADi+7,j+7之88阵列之累加结果。11.如申请专利范围第6项所述之绝对差和电路,其中该第一绝对差和资料系为ADi,j至ADi+3,j+3、ADi+4,j至ADi+7,j+3、ADi,j+4至ADi+3,j+7、ADi+4,j+4至ADi+7,j+7、ADi,j+8至ADi+3,j+11、ADi+4,j+8至ADi+7,j+11、ADi,j+12至ADi+3,j+15以及ADi+4,j+12至ADi+7,j+15其中之一44阵列之累加结果,以及该第二绝对差和资料系为ADi,j至ADi+7,j+15之816阵列之累加结果。12.如申请专利范围第6项所述之绝对差和电路,其中该第一绝对差和资料系为ADi,j至ADi+3,j+3、ADi+4,j至ADi+7,j+3、ADi,j+4至ADi+3,j+7、ADi+4,j+4至ADi+7,j+7、ADi+8,j至ADi+11,j+3、ADi+12,j至ADi+15,j+3、ADi+8,j+4至ADi+11,j+7以及ADi+12,j+4至ADi+15,j+7其中之一44阵列之累加结果,以及该第二绝对差和资料系为ADi,j至ADi+15,j+7之168阵列之累加结果。13.如申请专利范围第6项所述之绝对差和电路,其中该第一绝对差和资料系为ADi,j至ADi+3,j+3、ADi+4,j至ADi+7,j+3、ADi,j+4至ADi+3,j+7、ADi+4,j+4至ADi+7,j+7、ADi+8,j至ADi+11,j+3、ADi+12,j至ADi+15,j+3、ADi+8,j+4至ADi+11,j+7、ADi+12,j+4至ADi+15,j+7、ADi,j+8至ADi+3,j+11、ADi+4,j+8至ADi+7,j+11、ADi,j+12至ADi+3,j+15、ADi+4,j+12至ADi+7,j+15、ADi+8,j+8至ADi+11,j+11、ADi+12,j+8至ADi+15,j+11、ADi+8,j+12至ADi+11,j+15以及ADi+12,j+12至ADi+15,j+15其中之一44阵列之累加结果,以及该第二绝对差和资料系为ADi,j至ADi+15,j+15之1616阵列之累加结果。14.如申请专利范围第1项所述之绝对差和电路,更包括:一第四暂存器,用以接收并依一第四预定时序闩锁该第一加总値以输出一第三绝对差和资料;以及一第四选择电路,耦接于该绝对差电路与该第一加法器之间,并且连接该第四暂存器,用以接收并选择该绝对差资料、该第三绝对差和资料以及该零资料其中之一传送至该第一加法器以便与该第一累加资料进行加法运算。15.如申请专利范围第14项所述之绝对差和电路,其中该第一绝对差和资料系为ADi,j至ADi+3,j+3、ADi+4,j至ADi+7,j+3、ADi,j+4至ADi+3,j+7、ADi+4,j+4至ADi+7,j+7、ADi+8,j至ADi+11,j+3、ADi+12,j至ADi+15,j+3、ADi+8,j+4至ADi+11,j+7、ADi+12,j+4至ADi+15,j+7、ADi,j+8至ADi+3,j+11、ADi+4,j+8至ADi+7,j+11、ADi,j+12至ADi+3,j+15、ADi+4,j+12至ADi+7,j+15、ADi+8,j+8至ADi+11,j+11、ADi+12,j+8至ADi+15,j+l1、ADi+8,j+12至ADi+11,j+15以及ADi+12,j+12至ADi+15,j+15其中之一44阵列之累加结果,以及该第三绝对差和资料系为ADi,j至ADi+7,j+7、ADi+8,j至ADi+15,j+7、ADi,j+8至ADi+7,j+15以及ADi+8,j+8至ADi+15,j+15其中之一88阵列之累加结果。16.如申请专利范围第15项所述之绝对差和电路,更包括:一第五加法器,用以接收并且加总该第三绝对差和资料以及一第五累加资料,以及将加总结果输出为一第五加总値;一第五暂存器,用以依一第五预定时序接收并闩锁该第五加总値后输出一第四绝对差和资料;以及一第五选择电路,用以接收并选择该第四绝对差和资料以及该零资料其中之一,并将所选择资料输出为该第五累加资料。17.如申请专利范围第16项所述之绝对差和电路,其中该第四绝对差和资料系为ADi,j至ADi+7,j+15以及ADi+8,j至ADi+15,j+15其中之一816阵列之累加结果。18.如申请专利范围第16项所述之绝对差和电路,其中该第四绝对差和资料系为ADi,j至ADi+15,j+7以及ADi,j+8至ADi+15,j+15其中之一168阵列之累加结果。19.如申请专利范围第16项所述之绝对差和电路,其中该第四绝对差和资料系为ADi,j至ADi+15,j+15之1616阵列之累加结果。20.如申请专利范围第1项所述之绝对差和电路,其中该第一资料以及该第二资料分别为目前影像方块资料以及欲比较影像方块资料。图式简单说明:图1是依照本发明一较佳实施例所绘示的一种绝对差和电路方块图。图2A是依照本发明较佳实施例所绘示目前影像方块以及欲比较影像方块进行绝对差値运算之关系图。图2B是依照本发明一较佳实施例所绘示之一种44像素方块串列排列之顺序示意图。图3是依照本发明较佳实施例所绘示的另一种绝对差和电路方块图。图4是依照本发明较佳实施例所绘示的再一种绝对差和电路方块图。 |
