| 主权项 |
1.一种操作一记忆体装置之方法,该方法包含:使用一第一信号处理路径,从一外部时脉信号产生一内部读取时脉信号,该第一信号处理路径造成该已产生读取时脉信号之时序的变化;响应一已接收读取命令,产生一读取起始信号;传送该读取起始信号通过一第二信号处理路径,该路径复制由该第一信号处理路径所造成之在该已产生读取时脉信号之时序中的变化,然后产生一已延迟起始信号;及使用该已延迟起始信号,以利用在一读取闩之该读取时脉来同步化读取资料之输出。2.如申请专利范围第1项之方法,其中该延迟起始信号系以在该读取闩处具有事先决定读取等待之读取时脉,同步化该读取时脉之输出。3.如申请专利范围第2项之方法,其中该事先决定读取等待系为在一记忆体控制器发出一读取命令之后,外部时脉循环之事先决定数目。4.如申请专利范围第3项之方法,进一步包含使用该延迟起始信号以让读取时脉循环之计数变成一事先决定数値;及当抵达该事先决定数値时,让来自一记忆体阵列之读取资料通过一资料电路到达该读取闩。5.如申请专利范围第3项之方法,进一步包含使用该延迟起始信号以让读取时脉循环之计数变成一事先决定数値;及当抵达该事先决定数値时,让该读取闩启动。6.如申请专利范围第4项之方法,进一步包含:设定一计数器中之初始値;以该延迟起始信号启动该计数器,以计数读取时脉循环从该初始値到该事先决定数値。7.如申请专利范围第5项之方法,进一步包含设定一计数器中之初始値;以该延迟起始信号启动该计数器,以计数读取时脉循环从该初始値到该事先决定数値。8.如申请专利范围第6项之方法,其中该初始値系从表示该事先决定读取等待之第一资料及表示一读取时脉在该记忆体控制器发出一读取命令之后从该第一信号处理路径离开所花费的时间之第二资料来决定。9.如申请专利范围第7项之方法,其中该初始値系从表示该事先决定读取等待之第一资料及表示一读取时脉在该记忆体控制器发出一读取命令之后从该第一信号处理路径离开所花费的时间之第二资料来决定。10.如申请专利范围第8项之方法,其中该第一及第二资料系储存在该记忆体装置内。11.如申请专利范围第9项之方法,其中该第一及第二资料系储存在该记忆体装置内。12.如申请专利范围第10项之方法,其中该第一资料系储存在该记忆体装置之模态暂存器内。13.如申请专利范围第11项之方法,其中该第一资料系储存在该记忆体装置之模态暂存器内。14.如申请专利范围第12项之方法,其中该第二资料系储存在该记忆体装置之偏差电路内。15.如申请专利范围第13项之方法,其中该第二资料系储存在该记忆体装置之偏差电路内。16.如申请专利范围第12项之方法,其中该第一资料系由该记忆体控制器来提供给该模态暂存器。17.如申请专利范围第13项之方法,其中该第一资料系由该记忆体控制器来提供给该模态暂存器。18.如申请专利范围第14项之方法,进一步包含决定在发出一读取命令之后,一读取时脉信号通过该第一处理路径所花费的时间,及储存该决定时间作为在该偏差电路中该外部时脉之时脉循环。19.如申请专利范围第15项之方法,进一步包含决定在发出一读取命令之后,一读取时脉信号通过该第一处理路径所花费的时间,及储存该决定时间作为在该偏差电路中该外部时脉之时脉循环。20.如申请专利范围第1项之方法,进一步包含将该第二信号处理路径从动于该第一信号处理路径,以产生该复制。21.如申请专利范围第20项之方法,其中该第一信号处理路径包含一第一延迟锁相回路,及该第二处理路径包含一从动于该第一延迟锁相回路之延迟电路。22.如申请专利范围第1项之方法,其中该时序变化系指制造过程、电压及温度所导致的时序变化之至少一项。23.一种操作一记忆体装置之方法,其包含:使用一外部时脉信号作为供给一第一延迟锁相回路之输入,以产生一读取时脉信号;传送响应接收到一读取命令所产生之信号,穿过从动于该第一延迟锁相回路之延迟电路,以产生一延迟信号;及使用该延迟信号及读取时脉信号,以从该记忆体装置之记忆体阵列输出读取资料。24.如申请专利范围第23项之方法,其中所使用的动作包含:使用该延迟信号以启动将读取时脉循环计数到一事先决定的计数数値;当该计数器抵达该事先决定数値,启动一资料电路,该电路提供阵列资料给一输出闩,;及以该读取时脉信号,闩住该提供资料。25.如申请专利范围第23项之方法,其中所使用的动作包含:使用该延迟信号以启动将读取时脉循环计数到一事先决定的计数数値;当该计数器抵达该事先决定数値,启动一输出闩;及以该读取时脉信号,闩住该提供资料。26.如申请专利范围第24项之方法,其中该计数系使得该输出闩系以一事先决定读取等待来提供读取资料给一输出滙流排。27.如申请专利范围第25项之方法,其中该计数系使得该输出闩系以一事先决定读取等待来提供读取资料给一输出滙流排。28.如申请专利范围第26项之方法,其中该计数到该事先决定数値系开始于一预先设定数値,该数値至少部分系根据该事先决定读取等待来决定。29.如申请专利范围第27项之方法,其中该计数到该事先决定数値系开始于一预先设定数値,该数値至少部分系根据该事先决定读取等待来决定。30.如申请专利范围第28项之方法,其中该预先设定数値系基于该预先决定读取等待,该等待系偏差至少在一读取命令之后,一读取时脉信号传送通过一信号处理路径所花费的时间,该路径包含该该延迟锁定回路。31.如申请专利范围第29项之方法,其中该预先设定数値系基于该预先决定读取等待,该等待系偏差至少在一读取命令之后,一读取时脉信号传送通过一信号处理路径所花费的时间,该路径包含该该延迟锁定回路。32.如申请专利范围第30项之方法,其中该事先决定读取等待系进一步利用固存在该记忆体装置之操作中的额外延迟所偏差。33.如申请专利范围第31项之方法,其中该事先决定读取等待系进一步利用固存在该记忆体装置之操作中的额外延迟所偏差。34.如申请专利范围第32项之方法,其中该额外延迟至少部分系向一传送命令之解码所造成。35.如申请专利范围第33项之方法,其中该额外延迟至少部分系由一传送命令之解码所造成。36.如申请专利范围第32项之方法,其中该额外延迟至少部分系由一资料路径之起用所造成。37.如申请专利范围第33项之方法,其中该额外延迟至少部分系由一资料路径之起用所造成。38.如申请专利范围第23项之方法,其中该延迟锁相回路及延迟电路系受到相同引起信号时序变化。39.如申请专利范围第38项之方法,其中该引起信号时序变化系由制造过程、电压及温度变化之至少一项所引起。40.一种记忆体装置,其包含:一第一信号处理路径,用以从一外部时脉信号产生一内部读取时脉信号,该第一信号处理路径将时序变化给予该读取时脉信号;一第二信号处理路径,用以从一接收读取命令产生一延迟起始信号,该第二信号处理路径将时序变化给予该延迟起始信号;及一资料流量控制电路,用以响应该延迟起始信号及读取时脉信号来输出读取资料。41.如申请专利范围第40项之记忆体装置,其中该资料流量控制电路包含:一读取闩;一提供电路,用以从一记忆体阵列提供读取资料给该读取闩;及一同步化电路,用以在该延迟起始信号产生之后一事先决定数目之读取时脉循环,将通过该闩之读取资料的输出与该读取时脉同步化。42.如申请专利范围第41项之记忆体装置,进一步包含一启动电路,该启动电路包含:一计数器,用以计数一事先决定数目之读取时脉循环,该计数器系由该延迟起始信号所启动;该提供电路系被启动于当该事先决定数目之读取时脉循环系被计数时。43.如申请专利范围第41项之记忆体装置,进一步包含一启动电路,该启动电路包含:一计数器,用以计数一事先决定数目之读取时脉循环,该计数器系由该延迟起始信号所启动;该读取闩系被启动于当该事先决定数目之读取时脉循环系被计数时。44.如申请专利范围第42项之记忆体装置,其中该事先决定数目的读取时脉循环系对应于以一事先决定的读取等待来提供读取资料给该记忆体装置之输出垫片(pads)所要求之时间。45.如申请专利范围第43项之记忆体装置,其中该事先决定数目的读取时脉循环系对应于以一事先决定的读取等待来提供读取资料给该记忆体装置之输出垫片(pads)所需之时间。46.如申请专利范围第42项之记忆体装置,进一步包含预先载入电路,用以预先载入该计数器一特定计数数値,该计数器系从该特定计数数値计数该事先决定数目的读取时脉循环。47.如申请专利范围第43项之记忆体装置,进一步包含预先载入电路,用以预先载入该计数器一特定计数数値,该计数器系从该特定计数数値计数该事先决定数目的读取时脉循环。48.如申请专利范围第46项之记忆体装置,其中该特定计数数値系相关于用以产生该记忆体装置之特定读取等待所要求之读取时脉循环的数目。49.如申请专利范围第47项之记忆体装置,其中该特定计数数値系相关于用以产生该记忆体装置之特定读取等待所要求之读取时脉循环的数目。50.如申请专利范围第48项之记忆体装置,其中该特定计数数値系基于该特定读取等待,其所偏差的时间为在一记忆体控制器发出一记忆体读取命令之后,一读取时脉从该第一信号处理路径离开所要求时间。51.如申请专利范围第49项之记忆体装置,其中该特定计数数値系基于该特定读取等待,其所偏差的时间为在一记忆体控制器发出一记忆体读取命令之后,一读取时脉从该第一信号处理路径离开所要求时间。52.如申请专利范围第50项之记忆体装置,其中该特定计数数値系基于该特定读取等待,其进一步偏差在该记忆体装置内之额外延迟。53.如申请专利范围第51项之记忆体装置,其中该特定计数数値系基于该特定读取等待,其进一步偏差在该记忆体装置内之额外延迟。54.如申请专利范围第52项之记忆体装置,其中该额外延迟至少部分系由一读取命令之解码所造成。55.如申请专利范围第53项之记忆体装置,其中该额外延迟至少部分系由一读取命令之解码所造成。56.如申请专利范围第52项之记忆体装置,其中该额外延迟至少部分系由用以提供读取资料给该输出问之电路的启动时间所造成。57.如申请专利范围第53项之记忆体装置,其中该额外延迟至少部分系由用以提供读取资料给该输出问之电路的启动时间所造成。58.如申请专利范围第48项之记忆体装置,其中该预先载入电路系包含一模态暂存器,用以提供相关于一特定读取等待之一第一计数数値给该计数器。59.如申请专利范围第49项之记忆体装置,其中该预先载入电路系包含一模态暂存器,用以提供相关于一特定读取等待之一第一计数数値给该计数器。60.如申请专利范围第58项之记忆体装置,其中该第一计数数値系一特定读取等待,及该预先载入电路进一步包含一偏差电路,用以施加一第二计数数値给该计数器,该第二计数数値系关于发出一读取命令之后,一读取时脉离开该第一信号处理路径所花费的时间,该计数器系预先载入该第一及第二计数数値间的差异値。61.如申请专利范围第59项之记忆体装置,其中该第一计数数値系一特定读取等待,及该预先载入电路进一步包含一偏差电路,用以施加一第二计数数値给该计数器,该第二计数数値系关于发出一读取命令之后,一读取时脉离开该第一信号处理路径所花费的时间,该计数器系预先载入该第一及第二计数数値间的差异値。62.如申请专利范围第60项之记忆体装置,其中该计数器系预先载入该差异値,其系进一步偏差一计数数値,该计数数値系相关于读取资料通过该提供电路及读取闩到该记忆体装置之输出垫片(pads)所花费的时间。63.如申请专利范围第61项之记忆体装置,其中该计数器系预先载入该差异値,其系进一步偏差一计数数値,该计数数値系相关于读取资料通过该提供电路及读取闩到该记忆体装置之输出垫片(pads)所花费的时间。64.如申请专利范围第40项之记忆体装置,其中该第一处理路径包含一延迟锁相回路。65.如申请专利范围第64项之记忆体装置,其中该第二处理路径包含一从动于该延迟锁相回路之延迟电路。66.一种记忆体装置,其包含:一延迟锁相回路,用以处理来自一外部时脉信号之读取时脉信号;一与该延迟锁相回路同步之延迟电路,用以从响应收到一读取命令之后所产生之一起始信号来产生一延迟起始信号;一读取资料闩;一资料传送电路,用以从一记忆体阵列传送资料到该读取资料闩;及一受到该延迟起始信号影响之启动电路,用以在该读取时脉信号之循环的事先决定数目被计数之后,从该资料传送电路启动资料以被该读取时脉信号所读出。67.如申请专利范围第66项之记忆体装置,其中该延迟电路系从动于该延迟锁相回路。68.如申请专利范围第66项之记忆体装置,其中该资料传送电路为一资料管线电路。69.如申请专利范围第68项之记忆体装置,其中该资料管线电路包含一平行序列转换器。70.如申请专利范围第66项之记忆体装置,其中该启动电路系将该读取资料在该读取闩之读出与该读取时脉信号之时序同步化。71.如申请专利范围第70项之记忆体装置,其中该启动电路及读取时脉信号系以一特定读取等待来提供资料在该记忆体装置之输出。72.如申请专利范围第66项之记忆体装置,其中该启动电路包含一预先载入一第一数値之计数器,用以计数读取时脉信号循环从该第一数値到一第二数値,及用以当抵达该第二数値时,藉由该读取时脉信号来启动该资料之读出。73.如申请专利范围第72项之记忆体装置,其中该计数器系一倒数器。74.一种处理器系统,其包含:一处理器;及一记忆体装置,用以与该处理器交换资料,该记忆体装置包含:一第一信号处理路径,用以从一外部时脉信号产生一内部读取时脉信号,该第一信号处理路径给予时序变化在该读取时脉信号上;一第二信号处理路径,用以从一接收读取命令产生一延迟起始信号,该第二信号处理路径给予该时序变化到该延迟起始信号上;及一资料流量控制电路,用以响应该延迟起始信号及读取时脉信号来输出读取资料。75.如申请专利范围第74项之处理器系统,其中该资料流量控制电路包含:一读取闩;一提供电路,用以从一记忆体阵列提供读取资料给该读取闩;及一同步化电路,用以在该延迟起始信号产生之后,同步化读取资料通过该闩一事先决定数目的读取时脉循环之输出。76.如申请专利范围第75项之处理器系统,进一步包含一启动电路,该启动电路包含:一计数器,用以计数一事先决定数目的读取时脉循环,该计数器系由该延迟起始信号所启动;该提供电路,其启动于当该事先绝动数目之读取时脉循环系被计数时。77.如申请专利范围第75项之处理器系统,进一步包含一启动电路,该启动电路包含:一计数器,用以计数一事先决定数目的读取时脉循环,该计数器系由该延迟起始信号所启动;该提供电路,其系启动于当该事先绝动数目之读取时脉循环系被计数时。78.如申请专利范围第76项之处理器系统,其中该事先决定数目的读取时脉循环对应于以一事先决定读取等待提供读取资料给该记忆体装置之输出垫片(pads)所要求之时间。79.如申请专利范围第77项之处理器系统,其中该事先决定数目的读取时脉循环对应于以一事先决定读取等待提供读取资料给该记忆体装置之输出垫片(pads)所要求之时间。80.如申请专利范围第76项之处理器系统,进一步包含预先载入电路,用以预先载入该计数器一特定计数数値,该计数器系从该特定计数数値,计数该事先决定数目的读取时脉循环。81.如申请专利范围第77项之处理器系统,进一步包含预先载入电路,用以预先载入该计数器一特定计数数値,该计数器系从该特定计数数値,计数该事先决定数目的读取时脉循环。82.如申请专利范围第80项之处理器系统,其中该特定计数数値系相关于用以产生该记忆体装置之特定读取等待所要求之读取时脉循环之数目。83.如申请专利范围第81项之处理器系统,其中该特定计数数値系相关于用以产生该记忆体装置之特定读取等待所要求之读取时脉循环之数目。84.如申请专利范围第82项之处理器系统,其中该特定计数数値系基于该特定读取等待,其所偏差的时间为在一记忆体控制器发出一记忆体读取命令之后,一读取时脉从该第一信号处理路径离开所要求时间。85.如申请专利范围第83项之处理器系统,其中该特定计数数値系基于该特定读取等待,其所偏差的时间为在一记忆体控制器发出一记忆体读取命令之后,一读取时脉从该第一信号处理路径离开所要求时间。86.如申请专利范围第84之处理器系统,其中该特定计数数値系基于该特定读取等待,其进一步偏差代表用以提供读取资料之电路的启动延迟之额外量。87.如申请专利范围第85之处理器系统,其中该特定计数数値系基于该特定读取等待,其进一步偏差代表用以提供读取资料之电路的启动延迟之额外量。88.如申请专利范围第84之处理器系统,其中该特定计数数値系系基于该特定读取等待,其进一步偏差在解码一读取命令时之延迟。89.如申请专利范围第85之处理器系统,其中该特定计数数値系系基于该特定读取等待,其进一步偏差在解码一读取命令时之延迟。90.如申请专利范围第80之处理器系统,其中该预先载入电路包含一模态暂存器,用以提供相关于一特定读取等待之一第一计数数値给该计数器。91.如申请专利范围第81之处理器系统,其中该预先载入电路包含一模态暂存器,用以提供相关于一特定读取等待之一第一计数数値给该计数器。92.如申请专利范围第90之处理器系统,其中该第一计数数値系一特定读取等待,及该预先载入电路进一步包含一偏差电路,用以在发出一读取命令之后,提供相关于一读取时脉离开该第一信号处理路径所花费的时间之一第二计数数値给该计数器,该计数器系预先载入该第一及第二计数数値之间的差异値。93.如申请专利范围第91之处理器系统,其中该第一计数数値系一特定读取等待,及该预先载入电路进一步包含一偏差电路,用以在发出一读取命令之后,提供相关于一读取时脉离开该第一信号处理路径所花费的时间之一第二计数数値给该计数器,该计数器系预先载入该第一及第二计数数値之间的差异値。94.如申请专利范围第92之处理器系统,其中该计数器系预先载入该差异値,其进一步偏差一计数数値,该计数数値系相关于读取资料通过该提供电路及读取闩到该记忆体装置之输出垫片(pads)所花费的时间。95.如申请专利范围第93之处理器系统,其中该计数器系预先载入该差异値,其进一步偏差一计数数値,该计数数値系相关于读取资料通过该提供电路及读取闩到该记忆体装置之输出垫片(pads)所花费的时间。96.如申请专利范围第74项之之处理器系统,其中该第一处理路径包含一延迟锁相回路。97.如申请专利范围第94项之之处理器系统,其中该第二处理路径包含一从动于该延迟锁相回路之延迟电路。98.一种处理器系统,其包含:一处理器;及一记忆体装置,用以与该处理器交换资料,该记忆体装置包含:一延迟锁相回路,用以处理来自一外部时脉信号之读取时脉信号;一与该延迟锁相回路同步之延迟电路,用以从响应收到一读取命令之后所产生之一起始信号来产生一延迟起始信号;一读取资料闩;一资料传送电路,用以从一记忆体阵列传送资料到该读取资料闩;及一受到该延迟起始信号影响之启动电路,用以在该读取时脉信号之循环的事先决定数目被计数之后,从该资料传送电路启动资料以被该读取时脉信号所读出。99.如申请专利范围第98项之处理器系统,其中该延迟电路系从动于该延迟锁相回路。100.如申请专利范围第98项之处理器系统,其中该资料传送电路系一资料管线电路。101.如申请专利范围第100项之处理器系统,其中该资料管线电路包含一平行序列转换器。102.如申请专利范围第98项之处理器系统,其中该启动电路系将读取资料对该读取闩之应用与该读取时脉信号之时序同步化。103.如申请专利范围第102项之处理器系统,其中该启动电路及读取时脉信号系以一特定读取等待提供资料在该记忆体装置之输出。104.如申请专利范围第98项之处理器系统,其中该启动电路包含一预先载入一第一数値之计数器,用以计数读取时脉信号循环从该第一数値到一第二数値,及用以当抵达该第二数値时,藉由该读取时脉信号来启动该资料之读出。105.如申请专利范围第104项之处理器系统,其中该计数器系一倒数器。图式简单说明:图1系采用本发明之记忆体装置之一第一实施例的方块图;图2系该第一实施例之方块图,其说明初始化期间所使用之额外电路;图3系一方块图,其说明在本发明之一第二实施例中之图1电路之部分的修正;图4系说明在一处理器系统之内所实现之图1及图2的记忆体装置。 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