| 主权项 |
1.一种半导体装置,其特征包含:具有配设于半导体基板(5)上的复数个外部连接用电极(6)之至少一个半导体构成体(3);配设于该半导体构成体(3)之侧方的绝缘薄板构件(14,14A);以及具有连接于该半导体构成体(3)的外部连接用电极(6)而配设,且对应该绝缘薄板构件(14,14A)上而配置的连接垫部的上层配线(17,54)。2.如申请专利范围第1项之半导体装置,其中具备复数个该半导体构成体(3)。3.如申请专利范围第1项之半导体装置,其中该半导体构成体(3)包含:连接垫(6);连接于该连接垫(6)之柱状的外部连接用电极(12);以及配设于该外部连接用电极(12)之周围的密封膜(13)。4.如申请专利范围第1项之半导体装置,其中该绝缘薄板构件(14,14A)系由在纤维浸渍有热硬化性树脂的材料所构成。5.如申请专利范围第1项之半导体装置,其中在该绝缘薄板构件(14)与该上层配线(17)之间,以及在该绝缘薄板构件(14)与该半导体构成体(3)之间形成有绝缘材(15)。6.如申请专利范围第5项之半导体装置,其中该绝缘材(15,15A)系薄板构件。7.如申请专利范围第5项之半导体装置,其中该绝缘材(15,15A)的顶面系平坦。8.如申请专利范围第1项之半导体装置,其中具有覆盖除了该上层配线(17,54)的连接垫部的部分之上层绝缘膜(18,52)。9.如申请专利范围第8项之半导体装置,其中在该上层配线(17,54)的连接垫部上配设有锡球(20)。10.如申请专利范围第1项之半导体装置,其中在该半导体构成体(3)以及该绝缘薄板构件(14,14A)的底面配设有金属层(1,1a)。11.如申请专利范围第10项之半导体装置,其中在该金属层(1)的底面配设有绝缘层(2)。12.如申请专利范围第10项之半导体装置,其中该金属层(1,1a)至少具有金属箔。13.如申请专利范围第12项之半导体装置,其中该金属箔为铜箔。14.如申请专利范围第1项之半导体装置,其中至少该绝缘薄板构件(14,14A)的底面配设有下层配线(41),该上层配线(17)与该下层配线(41)系经由配设于该绝缘薄板构件(14)内的上下导通部(43)而连接。15.如申请专利范围第1项之半导体装置,其中该绝缘薄板构件(14)系复数个绝缘薄板构件(14a,14b)的叠层体。16.如申请专利范围第1项之半导体装置,其中在该绝缘薄板构件(14A)与该上层配线(17)之间形成有绝缘材(15A),该绝缘薄板构件(14A)的顶面与该绝缘材(15A)的顶面系被作成同一平面。17.一种半导体装置的制造方法,其特征包含:在基底板(31)上,使具有分别配设于半导体基板(5)上的复数个连接垫(6)之复数个半导体构成体(3)相互分离而配置,且在对应该各半导体构成体(3)的部分,配置具有开口部(33)之至少一片的绝缘薄板构件(14);由该绝缘薄板构件(14)上加热加压该绝缘薄板构件(14),在该半导体构成体(3)间溶融、固化该绝缘薄板构件(14);形成具有连接垫部且连接于任一个该半导体构成体(3)所对应的该连接垫(6)的至少一层上层配线(17,54),使该连接垫部对应该绝缘薄板构件(14)上而配置;以及切断该半导体构成体(3)间的该绝缘薄板构件(14),得到复数个该上层配线(17,54)的连接垫部为配置于该绝缘薄板构件(14)上的半导体装置。18.如申请专利范围第17项之半导体装置的制造方法,其中该半导体构成体(3)包含:该连接垫(6);连接于该连接垫(6)之柱状的外部连接用电极(12);以及配设于该外部连接用电极(12)之周围的密封膜(13)。19.如申请专利范围第17项之半导体装置的制造方法,其中该绝缘薄板构件(14)的切断系使该半导体装置的每一个包含复数个该半导体构成体(3)而切断。20.如申请专利范围第17项之半导体装置的制造方法,其中在切断该绝缘薄板构件(14)前,除去该基底板(31)。21.如申请专利范围第17项之半导体装置的制造方法,其中在切断该绝缘薄板构件(14)后,除去该基底板(31)。22.如申请专利范围第17项之半导体装置的制造方法,其中该加热加压处理系配设加压限制面而进行。23.如申请专利范围第17项之半导体装置的制造方法,其中该绝缘薄板构件(14)的开口部(33)的尺寸比该半导体构成体(3)的尺寸稍大。24.如申请专利范围第23项之半导体装置的制造方法,其中配置于该基底板(31)上的该绝缘薄板构件(14)的厚度比该半导体构成体(3)的厚度还厚。25.如申请专利范围第17项之半导体装置的制造方法,其中该绝缘薄板构件(14)系由在纤维浸渍有热硬化性树脂的材料所构成。26.如申请专利范围第17项之半导体装置的制造方法,其中具有在该绝缘薄板构件(14)与该上层配线(17)之间形成绝缘材(15)的制程。27.如申请专利范围第26项之半导体装置的制造方法,其中该绝缘材(15)系薄板构件。28.如申请专利范围第17项之半导体装置的制造方法,其中在基底板(31)上配置半导体构成体(3)以及绝缘薄板构件(14)前,在基底板(31)上形成可从该基底板(31)剥离的薄膜(1a)。29.如申请专利范围第28项之半导体装置的制造方法,其中该薄膜(1a)系由金属构成。30.如申请专利范围第28项之半导体装置的制造方法,其中该绝缘薄板构件(14)的切断系连同该绝缘薄板构件(14)与该薄膜(1a)一起切断。31.如申请专利范围第28项之半导体装置的制造方法,其中在该薄膜(1a)上配置该半导体构成体(3)以及该绝缘薄板构件(14)后,使该绝缘薄板构件(14)暂时硬化。32.如申请专利范围第31项之半导体装置的制造方法,其中在暂时硬化后除去该基底板(31)。33.如申请专利范围第28项之半导体装置的制造方法,其中在除去该基底板(31)后,在该薄膜(1a)上形成其他的薄膜(1b,2)。34.如申请专利范围第33项之半导体装置的制造方法,其中该薄膜(1a)为金属箔,该其他薄膜(1b)为金属箔。35.如申请专利范围第33项之半导体装置的制造方法,其中该其他的薄膜(2)系由绝缘材构成。36.如申请专利范围第33项之半导体装置的制造方法,其中该其他的薄膜(1b,2)系叠层有复数层之不同材料。37.如申请专利范围第33项之半导体装置的制造方法,其中该绝缘薄板构件(14)的切断系切断该绝缘薄板构件(14)、该薄膜(1a)以及该其他的薄膜(1b,2)。38.如申请专利范围第17项之半导体装置的制造方法,其中该绝缘薄板构件的切断系切断该绝缘薄板构件(14),并且切断该基底板(31),以得到具备作为该半导体装置之该基底板(31)者。39.如申请专利范围第17项之半导体装置的制造方法,其中具有形成覆盖除了该上层配线(17,54)的连接垫部的部分之上层绝缘膜(18,55)的制程。40.如申请专利范围第39项之半导体装置的制造方法,其中具有在该上层配线(17,54)的连接垫部上形成锡球(20)的制程。41.如申请专利范围第17项之半导体装置的制造方法,其中更包含:在该绝缘薄板构件(14)形成贯通孔(42);在该绝缘薄板构件(14)的底面形成下层配线(41);以及在该贯通孔(42)内形成连接该上层配线(17)与该下层配线(41)的上下导通部(43)。42.如申请专利范围第41项之半导体装置的制造方法,其中在形成该贯通孔(42)、下层配线(41)以及上下导通部(43)前,除去该基底板。43.如申请专利范围第17项之半导体装置的制造方法,其中更包含在该基底板(31)上形成上层绝缘膜(15a),在该上层绝缘膜(15a)上使该连接垫(6)形成面面对该上层绝缘膜(15a)而配置半导体构成体(3)。44.如申请专利范围第43项之半导体装置的制造方法,其中该半导体构成体(3)包含:该连接垫(6);连接于该连接垫(6)之柱状的外部连接用电极(12);以及配设于该外部连接用电极(12)之周围的密封膜(13)。45.如申请专利范围第43项之半导体装置的制造方法,其中配置该绝缘薄板构件(14)于该上层绝缘膜(15a)上。图式简单说明:第1图是作为本发明的第一实施形态的半导体装置的剖面图。第2图是在第1图所示的半导体装置的制造方法的一例中,当初准备者的剖面图。第3图是接着第2图的制程的剖面图第4图是接着第3图的制程的剖面图。第5图是接着第4图的制程的剖面图。第6图是接着第5图的制程的剖面图。第7图是接着第6图的制程的剖面图。第8图是接着第7图的制程的剖面图。第9图是接着第8图的制程的剖面图。第10图是接着第9图的制程的剖面图。第11图是接着第10图的制程的剖面图。第12图是接着第11图的制程的剖面图。第13图是接着第12图的制程的剖面图。第14图是接着第13图的制程的剖面图。第15图是接着第14图的制程的剖面图。第16图是接着第15图的制程的剖面图。第17图是作为本发明的第二实施形态的半导体装置的剖面图。第18图是作为本发明的第三实施形态的半导体装置的剖面图。第19图是作为本发明的第四实施形态的半导体装置的剖面图。第20图是作为本发明的第五实施形态的半导体装置的剖面图。第21图是作为本发明的第六实施形态的半导体装置的剖面图。第22图是作为本发明的第七实施形态的半导体装置的剖面图。第23图是作为本发明的第八实施形态的半导体装置的剖面图。第24图是在第23图所示的半导体装置的制造方法的一例中,预定的制程的剖面图。第25图是接着第24图的制程的剖面图。第26图是作为本发明的第九实施形态的半导体装置的剖面图。第27图是在第26图所示的半导体装置的制造方法的一例中,预定的制程的剖面图。第28图是接着第27图的制程的剖面图。第29图是接着第28图的制程的剖面图。第30图是作为本发明的第十实施形态的半导体装置的剖面图。第31图是作为本发明的第十一实施形态的半导体装置的剖面图。第32图是作为本发明的第十二实施形态的半导体装置的剖面图。第33图是作为本发明的第十三实施形态的半导体装置的剖面图。第34图是作为本发明的第十四实施形态的半导体装置的剖面图。第35图是作为本发明的第十五实施形态的半导体装置的剖面图。第36图是说明第35图的半导体装置的制程用的剖面图。第37图是接着第36图的制程的剖面图。第38图是接着第37图的制程的剖面图。第39图是接着第38图的制程的剖面图。第40图是接着第39图的制程的剖面图。第41图是接着第40图的制程的剖面图。第42图是接着第41图的制程的剖面图。第43图是接着第42图的制程的剖面图。第44图是作为本发明的第十六实施形态的半导体装置的剖面图。第45图是作为本发明的第十七实施形态的半导体装置的剖面图。第46图是作为本发明的第十八实施形态的半导体装置的剖面图。第47图是说明第46图的半导体装置的制程用的剖面图。第48图是接着第47图的制程的剖面图。第49图是接着第48图的制程的剖面图。第50图是接着第49图的制程的剖面图。 |
