| 主权项 |
1.一种适合应用于一静电放电(electrostatic discharge; ESD)防护电路之半导体装置,其包含: 一半导体基板; 一第一井,其形成于该基板内; 一第二井,其形成于该基板内;以及; 一第一掺杂区域,其形成于该第二井内, 其中该第一井、该第二井以及该第一掺杂区域共 同形成一寄生双极接面电晶体(bipolar junction transistor;BJT),以及 其中该第一井系该BJT之集极,该第二井系该BJT之基 极,而该第一掺杂区域系该BJT之射极。 2.如申请专利范围第1项之半导体装置,其中该第一 井系n型,该第二井系p型,该第一掺杂区域系n型,而 该寄生BJT系一NPN BJT。 3.如申请专利范围第1项之半导体装置,其中该第一 井系P型,该第二井系n型,该第一掺杂区域系n型,而 该寄生BJT系一PNP BJT。 4.如申请专利范围第1项之半导体装置,其进一步包 含: 一第二掺杂区域,其形成于该第一井内;以及; 一第三掺杂区域,其形成于该基板内, 其中该第二掺杂区域与该第一井具有一相同类型 之导电性,而该第二掺杂区域系与该第一井之一接 点,以及 其中该第三掺杂区域与该第二井具有一相同类型 之导电性,而该第三掺杂区域系与该第二井之一接 点。 5.如申请专利范围第4项之半导体装置,其进一步包 含一ESD侦测电路, 其中该第一掺杂区域可连接至一电源供应, 其中该第二掺杂区域可连接至一接触垫以用于接 收一ESD,以及 其中该第三掺杂区域可连接至耦合于该接触垫以 用于侦测该ESD之该ESD侦测电路。 6.如申请专利范围第5项之半导体装置,其中该ESD侦 测电路在一ESD事件中将一触发电流提供给该第三 掺杂区域,而且其中该触发电流触发该寄生BJT以将 该ESD电流从该第二掺杂区域传导给该第一掺杂区 域或从该第一掺杂区域传导给该第二掺杂区域。 7.如申请专利范围第5项之半导体装置,其中该BJT系 一NPN BJT,而该电源供应为接地。 8.如申请专利范围第5项之半导体装置,其中该BJT系 一PNP BJT,而该电源供应系一正供应电压。 9.如申请专利范围第5项之半导体装置,其进一步包 含形成于该第二井内之一第四掺杂区域,其中该第 四掺杂区域与该第二井具有一相同类型之导电性, 其中该第四掺杂区域亦系与该第二井之一接点,其 中该第三掺杂区域与该第四掺杂区域系彼此间隔 开,而且其中该第四掺杂区域可连接至该电源供应 。 10.如申请专利范围第1项之半导体装置,其进一步 包含: 一第二掺杂区域,其形成于该第一井内; 一第三掺杂区域,其形成于该基板内;以及 一第四掺杂区域,其形成于该第二井内, 其中该等第一、第二、第三及第四掺杂区域藉由 复数个隔离区域而彼此电性隔离。 11.如申请专利范围第10项之半导体装置,其中该等 绝绿区域系浅沟渠隔离(shallow trench isolation;STI)。 12.如申请专利范围第10项之半导体装置,其中该等 隔离区域系矽局部氧化(local oxidation of silicon;LOCOS) 区域。 13.如申请专利范围第1项之半导体装置,其进一步 包含: 一第二掺杂区域,其形成于该第一井内; 一第三掺杂区域,其形成于该基板内;以及; 一第四掺杂区域,其形成于该第二井内, 其中该等第一、第二、第三及第四掺杂区域系藉 由复数个虚设闸极结构而彼此电性隔离。 14.如申请专利范围第13项之半导体装置,其中该等 虚设闸极结构之该等闸极掺杂有P+与N+掺杂物二者 ,其中,该等闸极最靠近一p型掺杂区域之一部分掺 杂有P+掺杂物,而该等闸极最靠近一n型掺杂区域之 一部分掺杂有N+掺杂物。 15.如申请专利范围第1项之半导体装置,其进一步 包含用于在一ESD事件中接收一触发电流或一触发 电压之一第二掺杂区域,其中该第二掺杂区域之一 部分形成于该第一井内,而该第二掺杂区域之另一 部分形成于该第二井内,而且其中该触发电流或该 触发电压触发该BJT以在该ESD事件中释放该ESD。 16.一种适合应用于一静电放电(electrostatic discharge; ESD)防护电路之半导体装置,其包含: 一半导体基板; 一第一井,其形成于该基板内; 一第二井,其形成于该基板内; 一第三井,其形成于该基板内;以及 一第一掺杂区域,其形成于该第二井内, 其中该第一井、该第二井以及该第一掺杂区域共 同形成一第一寄生双极接面电晶体(bipolar junction transistor;BJT),而其中该第二井、该第三井以及该第 一掺杂区域共同形成一第二寄生BJT,以及 其中,该第一井系该第一BJT之集极,该第三井系该 第二BJT之集极,该第二井系该第一与该第二BJT二者 之基极,而该第一掺杂区域系该第一与该第二BJT二 者之射极。 17.如申请专利范围第16项之半导体装置,其中该第 一BJT与该第二BJT均为NPN BJT。 18.如申请专利范围第16项之半导体装置,其中该第 一BJT与该第二BJT均为PNP BJT。 19.如申请专利范围第16项之半导体装置,其进一步 包含: 一第二掺杂区域,其形成于该第一井内; 一第三掺杂区域,其形成于该第三井内; 一第四掺杂区域,其形成于该基板内;以及; 一第五掺杂区域,其形成于该基板内, 其中该第二掺杂区域与该第一井具有一相同类型 之导电性,而该第二掺杂区域系与该第一井之一接 点,以及 其中该第三掺杂区域与该第三井具有一相同类型 之导电性,而该第三掺杂区域系与该第三井之一接 点,以及 其中该第四掺杂区域、该第五掺杂区域以及该第 二井具有一相同类型之导电性,其中该第四掺杂区 域与该第五掺杂区域均系与该第二井之接点,而且 其中该第四掺杂区域与该第五掺杂区域系彼此间 隔开。 20.如申请专利范围第19项之半导体装置, 其中该第一掺杂区域可连接至一电源供应, 其中该第二与该第三掺杂区域可连接至一接触垫 以用于接收一ESD,以及 其中该第四与第五掺杂区域可连接至一ESD侦测电 路,其中该ESD侦测电路耦合于该接触垫以用于侦测 该ESD。 21.如申请专利范围第20项之半导体装置,其中该ESD 侦测电路在一ESD事件中将一触发电流或一触发电 压提供给该等第四及第五掺杂区域,其中提供给该 第四掺杂区域之该触发电流或触发电压触发该第 一BJT,以将该ESD电流从该第二掺杂区域传导给该第 一掺杂区域或从该第一掺杂区域传导给该第二掺 杂区域,而提供给该第五掺杂区域之该触发电流或 触发电压触发该第二BJT,以将该ESD电流从该第三掺 杂区域传导给该第一掺杂区域或从该第一掺杂区 域传导给该第三掺杂区域。 22.如申请专利范围第19项之半导体装置,其中该等 第一、第二、第三、第四及第五掺杂区域系彼此 电性隔离。 23.如申请专利范围第16项之半导体装置,其进一步 包含复数个虚设闸极结构以电性隔离该等第一、 第二、第三、第四及第五掺杂区域之至少二区域 。 24.如申请专利范围第23项之半导体装置,其中该等 虚设闸极结构之该等闸极掺杂有P+与N+掺杂物二者 ,其中,该等闸极最靠近一p型掺杂区域之一部分掺 杂有P+掺杂物,而该等闸极最靠近一n型掺杂区域之 一部分掺杂有N+掺杂物。 25.如申请专利范围第19项之半导体装置,其中该第 四掺杂区域之一部分形成于该第一井内,而该第四 掺杂区域之另一部分形成于该第二井内,而且其中 该第五掺杂区域之一部分形成于该第二井内,而该 第五掺杂区域之另一部分形成于该第三井内。 26.一种适合应用于一静电放电(electrostatic discharge; ESD)防护电路之半导体装置,其包含: 一半导体基板; 一第一井,其形成于该基板内; 一第二井,其形成于该基板内; 一第三井,其形成于该基板内; 一第一掺杂区域,其形成于该第二井内;以及; 一第二掺杂区域,其形成于该第二井内, 其中该第一井、该第二井以及该第一掺杂区域共 同形成一第一寄生双极接面电晶体(bipolar junction transistor;BJT),而该第二井、该第三井以及该第二掺 杂区域共同形成一第二寄生BJT,以及 其中,该第一井系该第一BJT之射极,该第三井系该 第二BJT之射极,该第二井系该第一与该第二BJT二者 之基极,该第一掺杂区域系该第一BJT之集极,而该 第二掺杂区域系该第二BJT之集极。 27.如申请专利范围第26项之半导体装置,其进一步 包含: 一第三掺杂区域,其形成于该基板内,其中该第三 掺杂区域系与该第一井之一接点; 一第四掺杂区域,其形成于该第二井内;以及; 一第五掺杂区域,其形成于该基板内,其中该第五 掺杂区域系与该第三井之一接点, 其中该等第一与第二掺杂区域可连接至一接触垫 以用于在一ESD事件中接收一ESD,该等第三与第五掺 杂区域可连接至一电源供应,而该第四掺杂区域可 连接至一ESD侦测电路,其中该ESD侦测电路耦合于该 接触塾以用于侦测该ESD。 28.如申请专利范围第27项之半导体装置,其中该第 三掺杂区域之一部分形成于该第一井内,而该第三 掺杂区域之另一部分形成于该第二井内,而且其中 该第五掺杂区域之一部分形成于该第二井内,而该 第五掺杂区域之另一部分形成于该第三井内。 29.如申请专利范围第27项之半导体装置,其中该ESD 侦测电路触发该等第一与第二BJT以将该ESD电流分 别从该等第一与第二掺杂区域传导给该等第三与 第五掺杂区域,或分别从该等第三与第五掺杂区域 传导给该等第一与第二掺杂区域。 30.如申请专利范围第27项之半导体装置,其中该第 一掺杂区域、该第二掺杂区域、该第三掺杂区域 、该第四掺杂区域及该第五掺杂区域系藉由复数 个闸极结构而彼此隔离,其中一第一闸极结构形成 于该等第一与第三掺杂区域之间,而且该第一闸极 结构、该第一掺杂区域、该第三掺杂区域以及该 第二井形成一第一MOS电晶体,其中一第二闸极结构 形成于该等第二与第五掺杂区域之间,而该第二闸 极结构、该第二掺杂区域、该第五掺杂区域以及 该第二井形成一第二MOS电晶体。 31.如申请专利范围第30项之半导体装置,其中该第 一闸极与该第二闸极均可连接至该ESD侦测电路以 触发该等第一与第二BJT以在一ESD事件中释放该ESD 电流。 32.一种提供静电放电(electrostatic discharge;ESD)防护 之方法,其包含: 提供一半导体基板; 在该基板内提供一第一井; 在该基板内提供一第二井; 在该第二井内提供一第一掺杂区域; 在该基板内提供一第二掺杂区域以用于在一ESD事 件中接收一ESD,其中该第二掺杂区域系与该第一井 之一接点; 在该基板内提供一第三掺杂区域;以及; 提供用于侦测该ESD之一ESD侦测电路, 其中该第一井、该第二井以及该第一掺杂区域经 配置以形成一寄生双极接面电晶体(bipolar junction transistor;BJT),而且其中该ESD侦测电路将一触发电流 或触发电压提供给该第三掺杂区域,该触发电流或 触发电压触发该BJT以释放该ESD。 33.如申请专利范围第32项之方法,其中该第一井系 该BJT之集极,该第二井系该BJT之基极,而该第一掺 杂区域系该BJT之射极。 34.如申请专利范围第33项之方法,其中该第二掺杂 区域形成于该第一井内,而该第三掺杂区域形成于 该第一井与该第二井二者内。 35.如申请专利范围第32项之方法,其进一步包含在 该第一掺杂区域与该第二掺杂区域之间提供一闸 极结构,其中该第一掺杂区域、该第二掺杂区域、 该闸极结构以及该第二井共同形成一MOS电晶体。 36.一种提供静电放电(electrostatic discharge;ESD)防护 之方法,其包含: 提供一半导体基板; 在该基板内提供一第一寄生双极接面电晶体( bipolar junction transistor;BJT),其中该第一BJT具有一射 极、一集极以及一基极,其中耦合该第一BJT之该集 极以在一ESD事件中接收一ESD; 在该基板内提供一第二BJT,其中该第二BJT具有一射 极、一集极以及一基极,其中耦合该第一BJT之该集 极以接收该ESD;以及 提供用于侦测该ESD之一ESD侦测电路,其中该ESD侦测 电路在该ESD事件中提供一触发电流或触发电压以 开敌该第一BJT与该第二BJT来释放该ESD, 其中形成于该基板内之一井系该第一BJT与该第二 BJT二者之基极,并在该ESD事件中藉由流经该井之该 触发电流来触发该第一BJT与该第二BJT。 图式简单说明: 图1系一传统静电放电(electrostatic discharge;ESD)防护 电路之电路图; 图2系图1所示之ESD防护电路之断面图; 图3系依据本发明之一项具体实施例适用于提供ESD 防护之双极装置之断面图; 图4系依据本发明之另一项具体实施例适用于提供 ESD防护之双极装置之断面图; 图5系亦依据图3所示之具体实施例适用于提供ESD 防护之另一双极装置之断面图; 图6系亦依据图4所示之具体实施例适用于提供ESD 防护之另一双极装置之断面图; 图7系依据本发明之另一项具体实施例适用于提供 ESD防护之双极装置之断面图; 图8系依据本发明之另一项具体实施例适用于提供 ESD防护之双极装置之断面图; 图9系亦依据图7所示之具体实施例适用于提供ESD 防护之另一双极装置之断面图; 图10系亦依据图8所示之具体实施例适用于提供ESD 防护之另一双极装置之断面图; 图11系依据本发明之另一项具体实施例适用于提 供ESD防护之双极装置之断面图; 图12系依据本发明之另一项具体实施例适用于提 供ESD防护之双极装置之断面图; 图13系亦依据图11所示之具体实施例适用于提供ESD 防护之另一双极装置之断面图;以及 图14系亦依据图12所示之具体实施例用于提供ESD防 护之另一双极装置之断面图。 |
