在蜂巢多重处理器中保持快取连贯性的协定

摘要

本发明系为在一蜂巢多重处理器中保持快取连贯性的一协定。该蜂巢多重处理器的设计系包含多个处理器核心，且每一核心具有其自身的私有快取。此外，该蜂巢多重处理器具有一单一的共享快取。该些处理器核心以及该共享快取可以藉由一同步的且非缓冲的双向互连环而连接在一起。在此协定中，一单一的无效和认知(INVALIDATEANDACKNOWLEDGE)讯息在该环中传送，用以使一特定的处理器核心无效以及认知一特定的处理器核心。