| 主权项 |
1.一种用于一非均匀记忆体存取电脑系统之方法,该电脑系统具有一组关联式快取记忆体、一快取记忆体控制器及一可写入快取记忆体替换控制阵列,该方法包括:藉由该快取记忆体控制器选择要替换的快取记忆体线路,用以处理快取记忆体错失,其中该选择系藉由该可写入快取记忆体替换控制阵列控制;在任一时间点正确保持每个快取记忆体线路于一状态之预定集合之一中,以便在任一时间点中该快取记忆体中的每个组内及在该组中的每个快取记忆体线路系处于状态之该预定集合中的一状态中,该状态不同于该组中的该等其他快取记忆体线路之一所处的该状态;以及保持该快取记忆体替换控制阵列以具有对应该状态之预定集合中的该等状态之每一个的一项目;其中该选择包括在该快取记忆体中的每组内,藉由决定对应该组内的每个快取记忆体线路之该状态预定集合中的该状态之该快取记忆体替换控制阵列中的该位置而选译要替换的一快取记忆体线路,并依据该快取记忆体替换控制阵列中替换优先权位置之一预定项序,选择要替换的快取记忆体线路,该线路具有对应该快取记忆体替换控制阵列中决定的该等位置中的最高替换优先权位置之一状态。2.一种非均匀记忆体存取之电脑系统,包括:一组关联式快取记忆体;一快取记忆体控制器,其操作性与该组关联式快取记忆体连接;及一可写入快取记忆体替换控制阵列,其操作性与该快取记忆体控制器连接,其中该可写入快取记忆体替换控制阵列包括比较器之一阵列,其中比较器之数量大约为该快取记忆体替换控制阵列中的项目数量与组关联性之程度的乘积,其中比较器之该阵列系构成以允许一快取记忆体组中的该等线路之每个的该状态与该快取记忆体替换控制阵列中的每个项目之间的并列比较,而且其中该等并列比较之结果为相等比较之一数量;及其中该可写入快取记忆体替换控制阵列系调适用以藉由定位一快取记忆体线路而在该快取记忆体组中选择要替换的一快取记忆体线路,该快取记忆体线路具有与该快取记忆体替换控制阵列中的该项目的一相等比较,该控制阵列具有依据该快取记忆体替换控制阵列中的替换优先权位置之一预定顺序的该最高替换优先权。3.一种替换具有一组关联式快取记忆体的一电脑系统中之快取记忆体线路的方法,该方法包括:建立采用一可写入快取记忆体替换控制阵列的划分指南,其中该等指南可藉由将资料写入该可写入快取记忆体替换控制阵列而动态改变;依据该等划分指南划分不同快取记忆体线路之状态;及一快取记忆体错失后,替换具有该等划分之一最高等级的一快取记忆体线路。4.如申请专利范围第3项之方法,其中该划分步骤划分远端节点线路前的本地节点线路。5.如申请专利范围第3项之方法,其中该划分步骤划分本地节点线路前的远端节点线路。6.如申请专利范围第3项之方法,其中该划分步骤划分具有一较高潜时之节点线路前的具有一较低潜时之节点线路。7.如申请专利范围第3项之方法,其中该划分步骤根据节点潜时划分节点线路并依据一最近最少使用方法划分每个节点内的记忆体线路。8.如申请专利范围第3项之方法,其中该划分步骤依据每个节点之命中及错失数量,以及每个节点之记忆体参考数量而划分该电脑系统内的节点。9.如申请专利范围第3项之方法,进一步包括将该组关联式快取记忆体写入一非均匀主要记忆体,该主要记忆体包括以下记忆体之至少一个:一压缩主要记忆体;一非压缩主要记忆体;及一低功率模式主要记忆体,其以低于其他主要记忆体部分的一功率位准运作。10.一种非均匀记忆体存取之电脑系统,包括:一组关联式快取记忆体;及一快取记忆体控制器,其包括一可写入快取记忆体替换控制阵列,其中用以划分要替换的快取记忆体线路之指南可藉由将不同资料写入该可写入快取记忆体替换控制阵列而动态改变。11.如申请专利范围第10项之电脑系统,其中该快取记忆体替换控制阵列包括具有足够数量的复数个比较器,用以独特地划分该等快取记忆体线路之每一个。12.如申请专利范围第10项之电脑系统,其中该等指南划分远端节点线路前的本地线路。13.如申请专利范围第10项之电脑系统,其中该等指南划分本地节点线路前的远端节点线路。14.如申请专利范围第10项之电脑系统,其中该等指南划分具有一较高潜时之节点线路前的具有一较低潜时之节点线路。15.如申请专利范围第10项之电脑系统,其中该等指南根据节点潜时划分节点线路并依据一最近最少使用方法划分每个节点内的记忆体线路。16.如申请专利范围第10项之电脑系统,其中该等指南依据每个节点之命中及错失数量,以及每个节点之记忆体参考数量而划分该电脑系统内的节点。17.如申请专利范围第10项之电脑系统,进一步包括将该组关联式快取记忆体与一非均匀主要记忆体连接,该主要记忆体包括以下记忆体之至少一个:一压缩主要记忆体;一非压缩主要记忆体;及一低功率模式主要记忆体,其以低于其他主要记忆体部分的一功率位准运作。图式简单说明:图1为一多节点NUMA系统之一范例;图2为具有非压缩记忆体区域的压缩记忆体系统;图3为具有不同存取潜时之各种活动或低功率模式中的主要记忆体之一系统的一范例;图4为具有快取记忆体目录及CRCA的该快取记忆体控制器;图5A为用于严格LRU替换的CRCA(4节点NUMA范例);图5B为用于本地线路优先权替换的CRCA(4节点NUMA范例);图5C为用于LRU/第二LRU线路替换规则的CRCA(4节点NUMA范例);图5D为用于藉由节点的优先权替换之CRCA(4节点NUMA范例);图6为将CRCA用以选择要替换的线路之控制逻辑(4节点NUMA范例);及图7为该编码逻辑(4节点NUMA范例)。 |
