| 主权项 |
1.一种具有设计变更(ECO)与离子束(FIB)除错功能之积体电路,包括:一基体(substrate);一备用晶胞(spare cell),配置于该基体之一表层,该备用晶胞具有至少一输入端以及至少一输出端;一最上层输出导接部,配置于该积体电路之多数个金属层其中之一最上层金属层,该些金属层系配置于该基体之该表层上,该最上层金属层系为该些金属层中最远离该基体之其中一层,该最上层输出导接部以一金属内连线(via)结构电性连接至该备用晶胞之该输出端;以及一最上层输入导接部,配置于该最上层金属层中,该最上层输入导接部以该金属内连线结构电性连接至该备用晶胞之该输入端。2.如申请专利范围第1项所述之具有设计变更(ECO)与离子束(FIB)除错功能之积体电路,其中该备用晶胞具有一预定逻辑功能,用以提供当进行设计变更与离子束除错时之所需。3.如申请专利范围第1项所述之具有设计变更(ECO)与离子束(FIB)除错功能之积体电路,其中当进行离子束除错时,分别将该最上层输入导接部以及该最上层输出导接部引接至一前级电路输出端以及一后级电路输入端而使用该备用晶胞。4.如申请专利范围第1项所述之具有设计变更(ECO)与离子束(FIB)除错功能之积体电路,当进行设计变更时,分别将该最上层输入导接部以及该最上层输出导接部引接至一最上层金属层前级电路以及一最上层金属层后级电路而使用该备用晶胞。5.如申请专利范围第1项所述之具有设计变更(ECO)与离子束(FIB)除错功能之积体电路,其中该最上层金属层与该基体之间更具有至少一中间金属层,该金属内连线结构中更具有配置于该中间金属层之一中间金属层导接部,而与该输出端以及该输入端相耦接之该金属内连线结构之该中间金属层导接部分别为一中间层输出导接部以及一中间层输入导接部,当进行设计变更时,分别将该中间层输入导接部以及该中间层输出导接部引接至一中间金属层前级电路以及一中间金属层后级电路而使用该备用晶胞。6.如申请专利范围第1项所述之具有设计变更(ECO)与离子束(FIB)除错功能之积体电路,其中该最上层输入导接部更以该金属内连线结构电性连接至一接地电压。7.如申请专利范围第1项所述之具有设计变更(ECO)与离子束(FIB)除错功能之积体电路,其中该最上层输入导接部更以该金属内连线结构电性连接至一系统电压。8.如申请专利范围第7项所述之具有设计变更(ECO)与离子束(FIB)除错功能之积体电路,其中当进行该离子束除错时,利用一离子束切断该最上层输入导接部与该系统电压间之电性连接,并且分别将该最上层输入导接部以及该最上层输出导接部引接至一前级电路输出端以及一后级电路输入端而使用该备用晶胞。9.如申请专利范围第7项所述之具有设计变更(ECO)与离子束(FIB)除错功能之积体电路,当进行该设计变更时,将一最上层系统电压导接部移除而切断该最上层输入导接部与该系统电压间之电性连接,并且分别将该最上层输入导接部以及该最上层输出导接部引接至一最上层金属层前级电路以及一最上层金属层后级电路而使用该备用晶胞。10.如申请专利范围第7项所述之具有设计变更(ECO)与离子束(FIB)除错功能之积体电路,其中该最上层金属层与该基体之间更具有至少一中间金属层,该金属内连线结构中更具有配置于该中间金属层之一中间金属层导接部,而与该输出端、该输入端以及该系统电压相耦接之该金属内连线结构之该中间金属层导接部分别为一中间层输出导接部、一中间层输入导接部以及一中间层系统电压导接部,当进行该设计变更时,将该中间层系统电压导接部移除而切断该最上层输入导接部与该系统电压间之电性连接,并且分别将该中间层输入导接部以及该中间层输出导接部引接至一中间金属层前级电路以及一中间金属层后级电路而使用该备用晶胞。11.如申请专利范围第7项所述之具有设计变更(ECO)与离子束(FIB)除错功能之积体电路,其中该积体电路系为互补式金属氧化物半专体(CMOS)积体电路。图式简单说明:第1A图是绘示习知积体电路之备用晶胞。第1B图是将第1A图之晶胞A以备用晶胞置换后之连线结构。第2图是依照本发明一较佳实施例绘示的一种具有设计变更(ECO)与离子束(FIB)除错功能之积体电路侧视图。第2A图是依照本发明一较佳实施例而说明积体电路进行离子束(FIB)除错时启用备用晶胞之范例。第2B图是依照本发明一较佳实施例而说明积体电路进行设计变更(ECO)时启用备用晶胞之范例。 |
