| 主权项 |
1.一种半导体装置,包含:复数条为线形之闸极线,以做为复数电晶体之闸极用,及藉由一闸极绝缘层与一半导体层分开,每一闸极线具有一第一上金属矽化层;复数源极与汲极区域其形成在该半导体层于该闸极线之间,其仅藉由执行不纯物植入制程;至少一矽材料,置于该源/汲极区中所选取之至少一区域上,其中该矽材料具有一第二上金属矽化层;及一内层绝缘层,用以包围该等闸极线与该矽材料。2.如申请专利范围第1项之半导体装置,其中该半导体层系由矽基板所形成3.如申请专利范围第1项之半导体装置,其中该不纯物植入制程,系藉由执行不纯物量低于1.0x1015离子/平方公分。4.如申请专利范围第1项之半导体装置,该第一与第二上金属矽化层之金属系选自Co和Ti。5.一种制造半导体装置之方法,包含有步骤:形成闸极绝缘层在半导体基板上;形成矽闸极层在该闸极绝缘层上;形成闸极线其藉由图案化该矽闸极层;执行不纯物植入其藉由使用该闸极线为光罩;形成内层绝缘层在该基板上其执行该不纯物植入;藉由部分蚀刻该内层绝缘层形成开口,以曝露该基板之一所给之区域;藉由沈积一矽层以填充该等开口;及藉由依序平坦化该矽层及该内层绝缘层,以暴露该等闸极线之矽闸极层;和形成该金属矽化层于该矽闸极层与该已平坦化矽层之暴露表面上。6.如申请专利范围第5项之制造半导体装置之方法,其中形成该金属矽化层之该步骤包含有:沉积金属层其藉由溅镀制程;回火该金属层,和移除无反应剩余金属其藉由蚀刻步骤。7.一种快闪记忆体装置,包含:一主动区域,包含有复数线形次区域,每一个系彼此平行其藉由在每一装置区域基板上之绝缘层之方法;至少一种共用源极线其以墙型矽材料所形成以接触和越过该主动区域,其有上面金属矽化层;形成复数闸极线平行该共用源极线,从该共用源极线依次序安排使其相对称于该共用源极线及藉由该闸极绝缘层与该主动区域分开,每一个有上面金属矽化层;形成复数源极/汲极区域在该主动区域在该闸极线之间其藉由执行不纯物植入;形成内层绝缘层,以覆盖在该闸极线及该共用源极线;形成复数位元线平行于该主动区域及至少与其中之一闸极线连接,其位于二终端之该主动区域其经由接触通过该内层绝缘层;及至少有一部份该闸极线有层结构其含有矽层之浮动闸门,一种分离之介电层,及控制闸极其有一种矽层及金属矽化层,在该闸门线及该主动区域之每一接面区域系彼此横越。8.如申请专利范围第7项之快闪记忆体装置,其中该共用源极线之金属矽化层系以相同该材料所形成及如彼等该闸极线之该金属矽化层之水准。9.如申请专利范围第7项之快闪记忆体装置,其中安排一半之该闸极线相对称于该共用源极线系由选定接地闸极线所组成,从二边该共用源极线之一依序安排一种复数字元线及一连串选定闸极线,及其中在一部分之该接面区域其在该闸极线之间之该字元线系横越该主动区,形成一种双边层闸极结构其浮动闸极系以介电层与控制闸极分开。10.如申请专利范围第7项之快闪记忆体装置,其中该源极/汲极区域系由掺杂不纯物量低于1.0x1015离子/平方公分所组成之区域。11.如申请专利范围第7项之快闪记忆体装置,其中每一该接触系组成由:形成一种矽垫层其有金属矽化层与在该闸极线及该共用源极线之该金属矽化层相同层,及一种上面分由相同材料组成系如该字元线。12.如申请专利范围第11项之快闪记忆体装置,其中该字元线系如形成该金属矽化层之相同金属材料所组成。13.如申请专利范围第7项之快闪记忆体装置,其中该闸极线有绝缘间隙壁因此形成在二者该墙,及在每一该源极/汲极区域其在该闸极线之间有双重掺杂结构。14.一种形成快闪记忆体装置区域之方法,包含下列步骤:形成主动区域其在半导体有复数线形次区域,界定每一系藉由绝缘层彼此平行;形成闸极绝缘层及矽浮动闸极层在该主动区域;形成浮动闸极中间图案及图案化该浮动闸极层;形成介电层在该基板之全面表面积上在其上全面形成该浮动中间闸极图案;形成矽控制闸极在该基板上在其上形成该介电层;形成复数闸极线,其方向为垂直于形成该主动区之方向,其藉由蚀刻平行于该矽控制闸门层,该介电层,及该浮动闸极中间图案;藉由使用不纯物之量低于1.0x1015离子/平方公分以掺杂该主动区域在该闸极线之间;形成较低之内层绝缘层在该基板全表面上在其上执行该掺杂;形成沟槽暴露共用源极区域其在该主动区域其藉由平行蚀刻该较低内层绝缘层;沈积矽层以填充该槽;形成墙型矽共用源极线其以暴露该闸极线上面部分藉由平坦化矽层及该较低内层绝缘层;及形成金属矽化层在该闸极线及该矽共用源极线。15.如申请专利范围第14项之形成快闪记忆体装置区域之方法,进一步包含之步骤有形成蚀刻终点在该基板全表面上其在该掺杂步骤及该形成该较低内层绝缘层步骤之间。16.如申请专利范围第14项之形成快闪记忆体装置区域之方法,其中形成该槽之步骤包括在字元线接触区域形成接触洞;及更进一步包括步骤形成上面内层绝缘层在形成该金属矽化层之后;形成接触洞在该字元线区域其藉由部分蚀刻该上面内层绝缘层;沈积导线金属层得到字元线及字元接触;及藉由图案化该导线金属层形成字元线。图式简单说明:图1顶部平面图显示一般NAND型快闪记忆体之装置区域。图2系剖面图其沿着图1 I-I;图3系剖面图其沿着图1 II-II;图4顶部平面图显示部分NAND型快闪记忆体之装置区域其相呼应本发明之一具体实施例;图5系剖面图系沿着图4 II-II;图6A、6B、7、8A、8B、9A、9B及10系显示图5制造NAND型快闪记忆体之装置区域方法之制程步骤流程图。 |
