| 主权项 |
1.一种半导体装置之制造方法,包含有以下程序:(a)准备包含形成有半导体元件之复数晶片领域及分离前述复数晶片领域而内含切断用切割领域之划片领域,且于较前述划片领域内之切割领域外侧处区划有包围各晶片领域之沟形成领域之半导体晶圆;(b)于前述半导体晶圆之上方配置已交互形成有层间绝缘膜与配线层之多层配线构造与虚设配线;(c)形成包覆前述多层配线构造且包含钝化层之盖层;及(d)于前述沟形成领域中,自上方至少贯通前述钝化层而形成分别包围前述复数晶片领域个别之沟槽。2.如申请专利范围第1项之半导体装置之制造方法,其中前述程序(b)中,至少于顶层配线层中未于沟形成领域形成虚设配线。3.如申请专利范围第1项之半导体装置之制造方法,其中前述配线层系铜配线层。4.如申请专利范围第1项之半导体装置之制造方法,其更包含一(e)程序,系于前述(d)程序后,于前述切割领域中切割前述半导体晶圆者。5.如申请专利范围第1项之半导体装置之制造方法,至少在顶层配线层中,于前述划片领域不设置虚设配线,其下之配线层则于沟形成领域以外处设置虚设配线。6.如申请专利范围第5项之半导体装置之制造方法,其中前述顶层配线层系铝配线层。7.如申请专利范围第6项之半导体装置之制造方法,其中前述多层配线构造之顶层配线层以外之配线层系金属镶嵌构造之铜配线层。8.如申请专利范围第7项之半导体装置之制造方法,其中前述铜配线层上之层间绝缘膜包含可防止铜之扩散之铜扩散防止层与其上之绝缘层。9.如申请专利范围第1项之半导体装置之制造方法,其中前述多层配线构造之顶层配线层包含电极垫,前述程序(d)则包含选择性地去除前述盖层而露出前述电极垫,并于前述沟形成领域选择性地去除前述盖层与其下之层间绝缘膜之蚀刻步骤。10.如申请专利范围第1项之半导体装置之制造方法,前述沟槽具有于晶片领域之各角部之外侧业经修角之形状。11.如申请专利范围第1项之半导体装置之制造方法,其中前述沟形成领域之宽度为前述划片领域之宽度之1/3以下。12.如申请专利范围第1项之半导体装置之制造方法,其中前述沟槽之宽度介于0.5m~10m之范围内。13.一种半导体晶圆,包含有:半导体晶圆,包含形成有半导体元件之复数晶片领域及分离前述复数晶片领域而内含切断用切割领域之划片领域,且于较前述划片领域内之切割领域外侧处区划有包围各晶片领域之沟形成领域;多层配线构造,形成于前述半导体晶圆之上方,系包含交互层叠有层间绝缘膜与配线层之多层配线构造及虚设配线者;盖层,包覆前述多层配线构造而形成,包含钝化层在内;及沟槽,系于前述沟形成领域中自上方至少贯通前述钝化层而形成者。14.如申请专利范围第13项之半导体晶圆,其中前述多层配线构造至少于顶层配线层中未于沟形成领域配置虚设配线。15.如申请专利范围第13项之半导体晶圆,其中前述沟槽之宽度介于0.5m~10m之范围内。16.如申请专利范围第13项之半导体晶圆,其中前述多层配线构造之顶层配线层包含电极垫,进而,亦包含贯通前述盖层而露出前述电极垫之电极垫用开口,前述构槽则贯通前述盖层而深及其下之层间绝缘膜内。17.如申请专利范围第13项之半导体晶圆,其更具有于前述各晶片领域中配置于前述多层配线构造之外侧,并贯通前述层间绝缘膜而由前述配线层之同一层形成之圈状防潮环。18.如申请专利范围第13项之半导体晶圆,其中前述层间绝缘膜包含可防止铜之扩散之铜扩散防止层,及其上之绝缘层,上层与下层间绝缘层之材料则互异。19.如申请专利范围第13项之半导体晶圆,其中前述沟槽具有于晶片领域之各角部之外侧业经修角之形状。20.一种半导体装置,包含有:半导体基板,包含形成有半导体元件之晶片领域与前述晶片领域周围之划片领域,且于前述划片领域内区划有包围各晶片领域之沟形成领域;多层配线构造,形成于前述半导体基板之上方,系包含交互层叠有层间绝缘膜与配线层之多层配线构造及虚设配线者;盖层,包覆前述多层配线构造而形成,且包含钝化层在内;及沟槽,系于前述沟形成领域中自上方至少贯通前述钝化层而形成者。21.如申请专利范围第20项之半导体装置,其中前述沟槽之宽度介于0.5m~10m之范围内。22.如申请专利范围第20项之半导体装置,其中前述多层配线构造之顶层配线层包含电极垫,进而,亦包含贯通前述盖层而露出前述电极垫之电极垫用开口,前述构槽则贯通前述盖层而深达其下之层间绝缘膜内。23.如申请专利范围第20项之半导体装置,其更具有于前述各晶片领域中配置于前述多层配线构造之外侧,并贯通前述层间绝缘膜而由前述配线层之同一层形成之圈状防潮环。24.如申请专利范围第20项之半导体装置,其中前述层间绝缘膜包含可防止铜之扩散之铜扩散防止层,及其上之绝缘层,上层与下层间绝缘层之材料则互异。25.如申请专利范围第20项之半导体装置,其中前述沟槽具有于晶片领域之各角部之外侧业经修角之形状。26.如申请专利范围第20项之半导体装置,于前述沟槽之外侧,前述多层配线构造之层间绝缘膜有局部缺损。27.如申请专利范围第26项之半导体装置,其中前述层间绝缘膜之缺损部分之表面低于前述沟槽之底面。28.如申请专利范围第27项之半导体装置,其中前述层间绝缘膜之缺损部分之底面包含层间绝缘膜之界面,侧面则包含始自前述界面而深达前述沟槽之分裂面。图式简单说明:第1图系本发明实施例之半导体晶圆之概略平面图。第2A~2E图系显示本发明实施例之半导体装置之制造方法之主要程序之截面图。第3A~3I图系更详细显示用于形成第2A图之配线之程序之截面图。第4A、4B图系显示本发明其他实施例之半导体装置之制造方法之主要程序之截面图。第5图系本发明其他实施例之半导体晶圆之概略平面图。第6A、6B图系显示第5图之实施例之半导体装置之制造方法之主要程序之截面图。第7A、7B图系显示第5图之实施例之半导体装置之其他制造方法之主要程序之截面图。第8A、8B图系显示第5图之实施例之半导体装置之其他制造方法之主要程序之截面图。第9图系本发明其他实施例之半导体晶圆之概略平面图。第10A、10B图系显示第9图之实施例之半导体装置之其他制造方法之主要程序之截面图。第11图系本发明其他实施例之半导体晶圆之概略平面图。第12A、12B图系显示第11图之实施例之半导体装置之其他制造方法之主要程序之截面图。第13图系概略显示具有10层配线之半导体装置之第1实施例之构成之截面图。第14图系概略显示具有10层配线之半导体装置之第1实施例之变形例之构成之截面图。第15图系概略显示具有10层配线之半导体装置之第2实施例之构成之截面图。第16图系概略显示具有10层配线之半导体装置之第2实施例之变形例之构成之截面图。第17图系概略显示具有10层配线之半导体装置之第3实施例之构成之截面图。第18图系概略显示具有10层配线之半导体装置之第4实施例之构成之截面图。第19A~19E图系显示用于形成第5图所示之有机绝缘层中之金属镶嵌配线之程序之截面图。第20A、20B图系基于第17图所示之构成而切割晶圆后之状态之上面显微镜相片。第21A~21E图系显示形成于沟形成领域之沟槽形状之变形例之略图。第22A、22B图系显示以习知技术进行半导体晶片切割时之剥离阻止沟之构造,以及具有虚设配线之半导体装置之构造之概略截面图。第23图系显示本发明人针对习知技术所进行之检讨结果之截面图。第24图系概略显示本发明人研究所得之其他检讨结果之截面图。第25图系显示本发明人所发现之现象之概略截面图。 |
