记忆体的制造方法及其静电放电保护电路

摘要

一种用于氮化矽记忆体之静电放电保护电路，此静电放电保护电路包括堆叠层、闸介电层、闸极、金属矽化物层、源极区与汲极区。其中，堆叠层配置于基底上，且堆叠层具有至少一开口，而使部分的基底表面裸露出来。另外，闸介电层系配置于开口中之基底上。此外，闸极系配置于闸介电层上。另外，金属矽化物层系配置于闸极之顶部。此外，源极区与汲极区系配置于闸极二侧之基底中。特别是，当进入此静电放电保护电路的静电电流过大时，使用此静电放电保护电路可以避免PN接合界面之损伤。