适用于射频集成电路的静电放电防护电路

摘要

一种结合单一或多个并联电感及电容(也称为电感电容式振荡电路)以避免静电放电电路的寄生电容所造成的功率损耗的静电放电保护电路设计。所说明的第一设计结合一电感电容式振荡电路结构。第二设计包括两电感电容式振荡电路结构。能够扩展这些结构以形成利用n级电感电容式振荡电路叠置而成的静电放电保护电路结构。所说明的最后设计是通过叠置第一设计所形成的静电放电保护电路。因为能够设计电感电容式振荡电路的参数以便在所需的操作频率下谐振，所以这些设计能够避免静电放电的寄生电容所造成的功率增益的损耗。

主权项

1.一种适用于一射频集成电路的静电放电防护电路，该射频集成电路包括一个具有一VDD电压射频引脚、一VSS射频引脚以及一射频输入引脚的射频电路，该静电放电防护电路包括：一静电放电箝位电路，该静电放电箝位电路包括两个端，其中一第一端与该VDD电压射频引脚连接，并且一第二端与该VSS射频引脚连接；以及一电感电容式振荡电路结构，该电感电容式振荡电路结构耦合在该静电放电箝位电路的该些两个端之间，并且位于该射频电路与该射频输入引脚之间，其中该电感电容式振荡电路结构包括串联连接在该静电放电箝位电路的该第一端与该射频输入引脚之间的一第一二极管及一第一电感电容式振荡电路，以及串联连接在该静电放电箝位电路的该第二端与该射频输入引脚之间的一第二二极管及一第二电感电容式振荡电路。