静电放电保护电路

摘要

本发明公开了一种节约空间的静电放电保护电路，它有效地保护内部电路免受ESD的影响。当正ESD电压被施加到电源端VDD时，PMOS在由第一电阻器和一个电容器给出的时间常数所确定的时间内处于导通状态，NMOS的栅极电压因第二电阻器上所产生的电压而升高。结果，衬底的电势升高，NMOS上的寄生双极晶体管在低漏极电压上导通，ESD所产生的电流通过电源线流向电源端VSS，于是内部电路得到了保护。

主权项

1.一种静电放电保护电路，用于保护内部电路免受静电放电的影响，所述电路包括：电源钳位部分，包括n沟道MOS场效应晶体管，该晶体管电连接在与第一电源端相连的第一电源线和与第二电源端相连的第二电源线之间；和栅压控制部分，用于控制所述n沟道MOS场效应晶体管的栅极电压，其中所述栅压控制部分包括：p沟道MOS场效应晶体管，它的一个输入-输出端与所述第一电源线相连，另一个输入-输出端与所述n沟道MOS场效应晶体管的栅极端相连；第一电阻器，它的一端与所述p沟道MOS场效应晶体管的所述另一个输入-输出端以及所述n沟道MOS场效应晶体管的栅极端相连，另一端与所述第二电源线相连；第二电阻器，它的一端与所述第一电源线相连，另一端与所述p沟道MOS场效应晶体管的栅极端相连；和电容器，它的一端与所述第二电阻器的所述另一端以及所述p沟道MOS场效应晶体管的栅极端相连，另一端与所述第二电源线相连。