| 主权项 |
1.一种半导体积体电路,其包含:一内部电路,其系配置成并列执行第一动作与第二动作,一连接于该内部电路之输出电路,其系配置成输出显示上述第一动作是否被执行之资讯及上述第二动作是否可执行之资讯至半导体积体电路之外部。2.如申请专利范围第1项之半导体积体电路,其中上述内部电路系具有包含非挥发性记忆体单元之记忆单元阵列的非挥发性半导体储存电路,上述第一动作系上述非挥发性半导体储存电路内之内部动作,上述第二动作系与上述非挥发性半导体储存电路外部之间往或返传送资料之动作。3.如申请专利范围第1项之半导体积体电路,其中上述第一动作系资料写入动作,前述第二动作系资料输入动作。4.如申请专利范围第2项之半导体积体电路,其中上述非挥发性半导体储存电路包含一感测锁存电路及一资料快取电路,该感测锁存电路系于第一动作所操作,上述第二动作系于上述资料快取电路与上述非挥发性半导体储存电路之间传送资料之动作。5.如申请专利范围第2项之半导体积体电路,其中上述第一动作系资料写入动作,前述第二动作系资料输入动作。6.如申请专利范围第2项之半导体积体电路,其中前述记忆体单元阵列包含配置成行列状之数个NAND型单元。7.一种半导体积体电路,其具备:成功/失败判定电路,其系配置成判定前一动作结果,并输出成功/失败信号;成功/失败保留电路,其系连结为接收上述成功/失败信号,用以分别保留上述连续进行之第一动作及第二动作之各个成功/失败结果;及输出电路,其系配置成于前述第一动作及第二动作连续执行时,输出保留于上述成功/失败保留电路内之上述第一动作及第二动作的各个成功/失败结果。8.如申请专利范围第7项之半导体积体电路,其中进一步具备累积成功/失败结果保留电路,其系配置成累积保留上述第一动作及第二动作的各个成功/失败结果,该输出电路系输出保留于该累积成功/失败结果保留电路之上述累积成功/保留结果。9.如申请专利范围第8项之半导体积体电路,其中进一步具备累积资料保留电路,其系配置成分别保留自上述累积成功/失败结果保留电路输出之累积成功/失败结果,上述输出电路输出保留于该累积资料保留电路内之累积资料。10一种半导体积体电路,其具备:复数个资料快取电路,其系连接于资料输入/输出线,该复数个资料快取电路配置成暂时保留资料;及复数个感测锁存电路,其系连接于上述资料快取电路,该复数个资料感测电路系配置成感测及锁存自记忆体单元读取之资料,并且锁存以写入记忆体单元内之资料。11.如申请专利范围第10项之半导体积体电路,其中该资料快取电路之数目与该感测锁存电路相同。12.如申请专利范围第11项之半导体积体电路,其中该快取电路及感测锁存电路的数目为该资料输出/输入线的一半。13.一种半导体积体电路之探作方法,其系包含:连续执行第一动作与第二动作;上述第一动作结束后,于内部保留其动作之成功/失败结果,上述第二动作结束后,于内部保留其动作之成功/失败结果,上述第一及上述第二动作结束后,将上述第一动作之成功/失败结果与前述第二动作之成功/失败结果皆输出至半导体积体电路之外部。14.如申请专利范围第13项之半导体积体电路之操作方法,其中上述第一动作之成功/失败结果与上述第二动作之成功/失败结果系以时间序列输出。15.如申请专利范围第13项之半导体积体电路之操作方法,其中上述第一、第二动作均系资料写入动作。16.如申请专利范围第13项之半导体积体电路之操作方法,其中除上述第一动作之成功/失败结果与上述第二动作之成功/失败结果之外,并将上述第一、第二动作之成功/失败结果的累积结果输出。17.如申请专利范围第13项之半导体积体电路之操作方法,其中上述第一、第二动作系于具有包含非挥发性记忆体单元之记忆体单元阵列的非挥发性半导体储存电路执行。18.如申请专利范围第17项之半导体积体电路之操作方法,其中上述记忆体单元阵列包含配置成行列状之数个NAND型单元。19.一种半导体积体电路之操作方法,其可并列执行第一动作与第二动作,其系包含:将表示上述第一动作是否被执行中之半导体积体电路第一资讯及表示上述第二动作能否执行之资讯输出至外部。20.如申请专利范围第19项之半导体积体电路之操作方法,其中上述第一动作系于半导体积体电路内之内部动作,上述第二动作系与半导体积体电路外部之间往或返传送资料之动作。21.如申请专利范围第19项之半导体积体电路之操作方法,其中上述第一动作系资料写入动作,上述第二动作系资料输入动作。22.如申请专利范围第19项之半导体积体电路之操作方法,其中于上述第一动作操作感测锁存电路,上述第二动作系于半导体积体电路中之资料快取电路与半导体积体电路外部间之传送资料的动作。23.如申请专利范围第19项之半导体积体电路之操作方法,其中上述第一及第二动作系于具有包含非挥发性记忆体单元之记忆体单元阵列的半导体储存电路执行。24.如申请专利范围第23项之半导体积体电路之操作方法,其中前述记忆体单元阵列包含配置成行列状之数个NAND型单元。25.如申请专利范围第23项之半导体积体电路之操作方法,其中上述第一及第二动作系包含于依序写入资料于上述记忆体单元阵列之各页之资料写入程序,上述第一及第二动作之一方系写入资料之输入动作,另一方为与上述写入资料之输入动作并列执行之资料写入动作。26.如申请专利范围第25项之半导体积体电路之操作方法,其中于上述资料写入程序在写入资料至最后页时,仅执行资料写入动作。27.如申请专利范围第23项之半导体积体电路之操作方法,其中上述资料写入动作系包含对记忆体单元施加资料写入用电压之动作;及自已被写入之记忆体单元读取资料及验证资料写入已正确执行之。28.如申请专利范围第25项之半导体积体电路之操作方法,其中上述资料写入程序之资料写入动作系以输入位址/资料输入命令、输入进行资料写入之记忆体单元位址、输入写入资料、输入资料写入动作起始用命令来开始,其中上述资料写入动作起始用命令系指定与写入资料输入动作并列进行之资料写入动作的命令。图式简单说明:图1系显示本发明第一种实施形态之NAND单元型EEPROM全般概略构造区块图。图2(a),(b)系取出图1中之记忆体单元阵列中之一个NAND单元部分的平面图及等价电路图。图3(a),(b)系图2(a)中之不同剖面的剖面图。图4系显示图1中之记忆体单元阵列之一部分的等价电路图。图5系显示图1中之记忆体单元阵列、位元线控制电路、资料输入输出控制电路的一种构造电路图。图6系显示使用图5之电路时之资料写入程序的一种解法图。图7(a)-(f)系模式显示使用图6之解法时之图5的电路动作图。图8系显示形成有图1之NAND单元型EEPROM之半导体晶片之资料写入程序的一种控制方法。图9系显示第一种实施形态之记忆体单元阵列之变形例1的电路图。图10系显示第一种实施形态之记忆体单元阵列之变形例2的电路图。图11(a),(b)系显示先前例与本发明之资料写入程序的各种控制方法图。图12系显示本发明之资料写入程序的控制方法图。图13(a)-(d)系显示使用图12之控制方法时之资料写入动作时忙碌状态的输出方法图。图14(a)-(b)系显示使用图12之控制方法时之资料写入动作时忙碌状态的输出方法图。图15(a)-(c)系显示写入动作连续进行时之状态读取时之成功/失败输出结果与时间的一种关系图。图16(a)-(c)系显示写入动作连续进行时之状态读取时之成功/失败输出结果与时间的一种关系图。图17(a)-(c)系显示写入动作以外之动作与写入动作连续进行时之状态读取时之成功/失败输出结果与时间的一种关系图。图18(a),(b)系显示写入动作以外之动作与写入动作连续进行时之状态读取时之成功/失败输出结果与时间的一种关系图。图19(a)-(d)系显示第一种实施形态之状态读取时的一种资料输出内容。图20(a)-(c)系显示第一种实施形态之状态读取时,输出两次写入动作累积之成功/失败状态时的动作例。图21(a)-(c)系显示第一种实施形态之状态读取时,输出两次写入动作累积之成功/失败状态时的动作例。图22系显示本发明第二种实施形态之NAND单元型EEPROM的全般概略构造区块图。图23系显示本发明第三种实施形态之NAND单元型EEPROM的全般概略构造区块图。图24系显示于图5之电路的资料读取动作应用本发明时之资料读取程序之实施例的解法图。图25(a)-(f)系模式显示使用图24之解法时之图5之电路的资料读取动作图。图26(a)-(c)系显示先前例与本发明之资料读取程序的各种控制方法图。图27(a)-(d)系详细显示使用图26(b)之控制方式时之资料读取动作的就緖/忙碌状态图。图28(a),(b)系详细显示使用图26(b)之控制方式时之资料读取动作的就緖/忙碌状态图。图29(a),(b)系集中显示本发明之NAND单元型EEPROM之Background动作中的有效命令/禁止命令图。图30系显示NOR单元型EEPROM之记忆体单元阵列的等价电路图。图31系显示DINOR单元型EEPROM之记忆体单元阵列的等价电路图。图32系显示AND单元型EEPROM之记忆体单元阵列的等价电路图。图33系显示一种附选择电晶体NOR单元型EEPROM之记忆体单元阵列的等价电路图。图34系显示附选择电晶体NOR单元型EEPROM之其他例之记忆体单元阵列的等价电路图。图35系显示先前之NAND单元型EEPROM之记忆体单元阵列、位元线控制电路、资料输入输出控制电路的一种构造电路图。图36系显示一种使用图35之电路之资料写入程序的解法图。图37系显示一种使用图35之电路之资料读取程序的解法图。 |
