| 主权项 |
1.一种记忆体元件之增进抹除的方法,且该记忆体元件包括有一具有定域化捕捉电荷之记忆体元件结构,该方法包括:提供一记忆体元件,且该记忆体元件具有一特定的启始电压値;于进行一程式化/抹除周期之前,执行一程式,以增加该记忆体元件之该特定的启始电压値;以及进行该程式化/抹除周期。2.如申请专利范围第1项所述之记忆体元件之增进抹除的方法,其中该程式化/抹除周期包括藉由通道热电子注入程式化该具有定域化捕捉电荷之记忆体元件。3.如申请专利范围第1项所述之记忆体元件之增进抹除的方法,其中该程式化/抹除周期包括藉由汲极热电洞注入抹除该具有定域化捕捉电荷之记忆体元件。4.如申请专利范围第1项所述之记忆体元件之增进抹除的方法,其中该记忆体元件系为一氮化物唯读记忆体(NROM)元件。5.如申请专利范围第4项所述之记忆体元件之增进抹除的方法,其中该穿隧程式系为一Fowler-Nordheim穿隧程式。6.如申请专利范围第5项所述之记忆体元件之增进抹除的方法,其中该程式化/抹除周期包括藉由通道热电子注入程式化该记忆体元件。7.如申请专利范围第5项所述之记忆体元件之增进抹除的方法,其中该程式化/抹除周期包括藉由汲极热电洞注入抹除该记忆体元件。8.如申请专利范围第1项所述之记忆体元件之增进抹除的方法,其中该记忆体元件具有一汲极感应能障降低(Drain Induced Barrier Lowering,DIBL)的特性,且在该程式化/抹除周期中,该汲极感应能障降低不会被诱导。9.如申请专利范围第1项所述之记忆体元件之增进抹除的方法,其中该记忆体元件包括一氮化物电荷捕捉层。10.一种可程式化之唯读记忆体元件,包括:二个扩散区位于一基底中,且一通道区形成于该二扩散区之间;一第一绝缘层;一非导电电荷捕捉层,位于该第一绝缘层上;一第二绝缘层,该第二绝缘层位于该电荷捕捉层上;一闸极,至少位于该第二绝缘层上;多数个过度抹除注入电洞,分布于该电荷捕捉层中;以及多数个注入电子,分布于该电荷捕捉层中,其中,该些注入电子与该些过度抹除注入电洞具有相同的大小等级(Order of Magnitude),以避免在该可程式化之唯读记忆体中发生一过度抹除的问题。11.如申请专利范围第10项所述之可程式化之唯读记忆体元件,其中:该第一绝缘层具有一预定形成之厚度;该非导电电荷捕捉层的厚度不大于100埃;该第二绝缘层具有一厚度,且该厚度与该第一绝缘层具有相同的大小等级;以及该扩散区系彼此对称配置。12.如申请专利范围第10项所述之可程式化之唯读记忆体元件,其中电荷可储存于该电荷捕捉层之一电荷储存区域,且该电荷储存区域的宽度必须够窄,以使已储存于该区域的电荷可以从该电荷储存区抹除。13.如申请专利范围第10项所述之可程式化之唯读记忆体元件,其中该注入电子藉由一穿隧程式机制被诱导。14.如申请专利范围第13项所述之可程式化之唯读记忆体元件,其中该穿隧程式机制系为一Foeler-Nordheim穿隧程式。15.如申请专利范围第10项所述之可程式化之唯读记忆体元件,其中在该电荷捕捉层中,可以避免一过度抹除问题的发生。16.如申请专利范围第10项所述之可程式化之唯读记忆体元件,其中该通道区具有一通道区长度,该通道区长度在进行一抹除周期时不会缩短。17.如申请专利范围第10项所述之可程式化之唯读记忆体元件,其中该通道区具有一汲极感应能障降低(Drain Induced Barrier Lowering, DIBL)的特性,且在一抹除周期中,该汲极感应能障降低不会被诱导。18.如申请专利范围第10项所述之可程式化之唯读记忆体元件,其中该可程式化之唯读记忆体元件系为一氮化物唯读记忆体(NROM)元件。19.如申请专利范围第10项所述之可程式化之唯读记忆体元件,其中该元件具有之一特定的启始电压値,且该特定的启始电压値为一正常値,而且分布于该捕捉层中之该些注入电子会使得该特定的启始电压値增加,而使该特定的启始电压値大于该正常値。20.一种避免氮化矽唯读记忆体(NROM)过度抹除的方法,包括:提供一NROM元件,且该NROM元件具有一特定的启始电压値;进行一Fowler-Nordeim(F-N)穿隧程式,以在进行一程式化/抹除周期前,增加该NROM元件之该特定的启始电压値;以及进行该程式化/抹除周期。21.如申请专利范围第20项所述之避免氮化矽唯读记忆体(NROM)过度抹除的方法,其中该程式化/抹除周期包括籍由通道热电子注入程式化该NROM元件。22.如申请专利范围第20项所述之避免氮化矽唯读记忆体(NROM)过度抹除的方法,其中该程式化/抹除周期包括藉由汲极热电洞注入抹除该NROM元件。图式简单说明:第1图是在进行程式化之前,一个具有定域化捕捉电荷之记忆体元件的剖面图,其中此定域化捕捉电荷之记忆体元件系形成于半导体基底上。第2图是在进行程式化之后,一个已知的具有定域化捕捉电荷之记忆体元件的剖面图,其中此定域化捕捉电荷之记忆体元件系形成于半导体基底上。第3图是在进行本发明之一个实施例的应用时,所得之一个已知的具有定域化捕捉电荷之记忆体元件的剖面图。 |
