| 主权项 |
1.一种半导体记忆装置,其具备:复数个记忆单元,其排列成行列状,各个包含由分别具有背闸之第一及第二导电型绝缘闸型场效电晶体所构成的闩锁电路;及基板电位变更电路,其响应位址信号与动作模式指示信号,在资料写入时与资料读出时变更选择记忆单元之至少第一导电型绝缘闸型场效电晶体的背闸电位。2.如申请专利范围第1项之半导体记忆装置,其中上述第一导电型绝缘闸型场效电晶体系P通道绝缘闸型场效电晶体;上述基板电位变更电路,在上述资料写入时将上述选择记忆单元之P通道绝缘闸型场效电晶体的背闸电位,设定在高于资料读出时的电压位准。3.如申请专利范围第2项之半导体记忆装置,其中上述基板电位变更电路,在上述资料写入时将上述P通道绝缘闸型场效电晶体之背闸电位,设定在外部介面用之电源电压位准。4.如申请专利范围第2项之半导体记忆装置,其中各上述记忆单元接受电源电压作为高位准资料记忆用之电源电压;上述基板电位变更电路,将上述P通道绝缘闸型场效电晶体之背闸电位在上述资料写入时设定在上述电源电压位准,且在上述资料读出时设定在低于上述电源电压之电压位准。5.如申请专利范围第1项之半导体记忆装置,其中上述基板电位变更电路具备:复数条基板电压传递线,其对应记忆单元行之各个而配置,各个共通耦合于对应行之记忆单元的第一导电型绝缘闸型场效电晶体之背闸上;以及基板电位设定电路,其对应各行而配置,各个响应上述动作模式指示信号与基于上述位址信号所产生之行选择信号,来设定所对应之基板电压传递线的电压。6.如申请专利范围第5项之半导体记忆装置,其中上述第一导电型绝缘闸型场效电晶体系P通道绝缘闸型场效电晶体;上述基板电位变更电路,在上述动作模式指示信号显示资料写入时,使选择行之P通道绝缘闸型场效电晶体的背闸电位高于非选择行之记忆单元。7.如申请专利范围第1项之半导体记忆装置,其中上述第一导电型绝缘闸型场效电晶体系N通道绝缘闸型场效电晶体;上述基板电位变更电路,在上述动作模式指示信号显示资料写入时,使N通道绝缘闸型场效电晶体之背闸电位低于资料读出时。8.如申请专利范围第7项之半导体记忆装置,其中上述基板电位变更电路,在上述资料写入时,将上述N型绝缘闸型场效电晶体之背闸电位设定在接地电压位准。9.如申请专利范围第7项之半导体记忆装置,其中各上述记忆单元接受接地电压作为低位准资料记忆用之电源电压;上述基板电位变更电路,将上述N型绝缘闸型场效电晶体之背闸电位在上述资料写入时设定在高于上述接地电压之电压位准,且在上述资料读出时设定在上述接地电压位准。10.如申请专利范围第1项之半导体记忆装置,其中上述基板电位变更电路具备:复数条第一基板电压传递线,其对应记忆单元行之各个而配置,各个共通耦合于对应行之记忆单元的第一导电型绝缘闸型场效电晶体之背闸上;复数条第二基板电压传递线,其对应各行而配置,各个共通耦合于对应行之记忆单元的第二导电型绝缘闸型场效电晶体之背闸上;以及基板电位选择电路,其对应各行而配置,且各个响应上述动作模式指示信号及行选择信号,来设定所对应之第一及第二基板电压传递线的电压。11.如申请专利范围第10项之半导体记忆装置,其中上述基板电位变更电路,在上述动作指示信号显示资料读出时,提高选择行之第一导电型绝缘闸型场效电晶体的背闸电位,且降低第二导电型绝缘闸型场效电晶体的背闸电位。12.如申请专利范围第1项之半导体记忆装置,其中上述基板电位变更电路具备:复数条基板电压传递线,其对应各记忆单元行而配置,并分别传递偏向电压至对应行之记忆单元的第一导电型绝缘闸型场效电晶体之背闸上;基板电位设定电路,其对应各记忆单元行而配置,并按照上述动作模式指示信号与上述行选择信号来设定所对应行之基板电压传递线的电位;以及基板电位辅助电路,其响应上述动作模式指示信号,在指定期间将上述基板电压传递线之各个电位朝指定电位方向驱动。13.如申请专利范围第1项之半导体记忆装置,其中上述记忆单元之第一导电型绝缘闸型场效电晶体形成于第一基板区域上,且上述记忆单元之第二导电型绝缘闸型场效电晶体形成于第二基板区域上;上述第一及第二基板区域,分别共通形成沿着行方向对应各行而形成且配置于对应行之记忆单元的第一及第二导电型绝缘闸型场效电晶体之各个背闸;上述基板电位变更电路,系用以变更上述第一及第二基板区域之至少一方的电位。14.如申请专利范围第13项之半导体记忆装置,其中上述第一及第二基板区域形成于绝缘膜上,上述第一及第二基板区域由沟渠区域所隔离。15.如申请专利范围第1项之半导体记忆装置,其中上述基板电位变更电路响应上述动作模式指示信号,于待机时、上述资料读出时及上述资料写入时变更对上述复数个记忆单元施加背闸电位的态样。图式简单说明:图1系概略显示本发明之半导体记忆装置的整体构成图。图2系更具体显示图1所示之记忆单元构成图图3系显示图1所示之基板电位设定电路内之基板控制电路构成图。图4系显示图1所示之半导体记忆装置之动作的时序图。图5系显示本发明实施形态2之基板控制电路的构成图。图6系显示本发明实施形态2之半导体记忆装置之动作的时序图。图7系显示本发明实施形态3之基板控制电路的构成图。图8系显示图7所示之基板控制电路之动作的信号波形图。图9系概略显示本发明实施形态4之记忆单元的平面布局图。图10系概略显示沿着图9所示之线L10-L10的剖面构造图。图11系概略显示图9所示之布局之第一金属配线的布局图。图12系概略显示图9所示记忆单元之布局之第二金属配线的布局图。图13系概略显示图9所示之布局之第三金属配线的布局图。图14系概略显示本发明实施形态4之基板控制电路主要部分的剖面构造图。图15系显示基板控制电路之电压施加部配置之另一例示图。图16系概略显示本发明实施形态5之半导体记忆装置的构成图。图17系概略显示图16所示之记忆单元的构成图。图18系显示图16所示之基板控制电路之构成的一例示图。图19系显示图18所示之基板控制电路之动作的信号波形图。图20系显示图16所示之半导体记忆装置之动作的时序图。图21系显示本发明实施形态6之基板控制电路的构成图。图22系显示本发明实施形态6之半导体记忆装置之动作的时序图。图23系概略显示本发明实施形态7之记忆单元的剖面构造图。图24系概略显示本发明实施形态8之记忆单元的布局图。图25系显示图24所示布局之1位元之记忆单元部分的布局图。图26系显示图25所示布局之电气等效电路图。图27系概略显示对图24所示之布局供给基板偏向电压之部分的构成图。图28系概略显示本发明实施形态9之半导体记忆装置的整体构成图。图29系概略显示图28所示之半导体记忆装置之记忆单元的构成图。图30系显示图28所示之基板控制电路的构成图。图31系显示图28所示之半导体记忆装置之动作的时序图。图32系概略显示本发明实施形态10之半导体记忆装置的整体构成图。图33系显示图32所示之基板控制电路的构成图。图34系显示图32所示之半导体记忆装置之动作的时序图。图35系概略显示产生图32所示之基板控制信号部分的构成图。图36系概略显示本发明实施形态11之记忆单元阵列的布局图。图37系概略显示图36所示之线L37-L37的剖面构造图。 |
