低功率过驱动通过闸道闩

摘要

以一时脉电路降低该区域时脉讯号之负载而节省电源。藉由变更该闩之结构可降低该负载。当同时以于N型场效电晶体(NFET)和P型场效电晶体(PFET)来控制资料流(dataflow)时，一般系采用一通过闸道。于此处，该PFET已移除且负载下降。然而，经由一NFET通过逻辑1(Logical 1)有所困难，且此将同时增加经过该闩之该上升转换(rising slew)和上升缘(rising edge)迟延。藉由将该区域时脉区块(Local Clock Block；LCB)之区域时脉过驱动，以藉由在主闩和从闩仅使用NFET之电晶体之分配通过闸道而驱动该闩之区域时脉，该效应将会缓减。将该NFET闸道过驱动将可使该NFET通过一完整层(full-level)逻辑1信号。

主权项

1.一种用于产生一过压(overvoltage)时脉之时脉电路,其至少包含:一整体时脉输入,一第一反相器,一中介时脉节点,一第二反相器,一接地线路,一第一电压线路,一第二电压线路,一过压时脉节点,其中上述整体时脉输入系耦合至上述第一反相器,上述第一反相器系耦合至上述接地线路、上述第一电压线路和上述中介时脉节点,上述中介时脉节点系耦合至上述第二反相器,上述第二反相器系耦合至上述接地线路、上述第二电压电路和上述过压时脉节点。2.如申请专利范围第1项中所述之时脉电路,其中上述之第二反相器至少包含:一N型场效电晶体(NFET),和一P型场效电晶体(PFET),其中上述NFET系耦合至接地电路,且上述PFET系耦合至上述第二电压电路。3.如申请专利范围第2项中所述之时脉电路,其中上述之PFET具有高阀値电压。4.如申请专利范围第3项中所述之时脉电路,其中上述之第二电压电路具有较第一电压电路高之电位。5.如申请专利范围第1项中所述之时脉电路,其中上述之过压时脉节点系耦合至一通过闸道闩,其中该通过闸道闩至少包含:一闩输入,一NFET通过闸道,一对交叉耦合之反相器。6.如申请专利范围第5项中所述之时脉电路,其中上述之闩输入系耦合至上述NFET通过闸道,上述过压时脉节点系耦合至上述NFET通过闸道,上述NFET通过闸道系耦合至上述一对交叉耦合之反相器。图式简单说明:第1图 描述一LCB和闩之习知技艺。第2图 描述该习知技艺之时脉电路输入和输出波形。第3图 描述该LCB和闩之过驱动。第4图 描述该LCB和闩电路之输入和输出之过驱动。