同步时钟产生装置及同步时钟产生方法

摘要

本发明提供一种同步时钟产生装置，在产生水平同步时钟的情况下，可以不使电路结构中的位数扩展，而提高锁定精度以及扩大锁定范围。本发明的同步时钟产生装置包括：乘法器(105)，将水平同步信号(S103)与水平同步脉冲信号(S104)相乘以产生乘积数据(S105)；增益可变数字(LPF906)，从该乘积数据(S105)中只取出DC成分并可以调整增益；以及控制器(907)，根据补偿数据(S906)，计算出增益调整数据(S107)、锁定中心频率设定数据(S407)、以及LPF增益调整数据(S907)，该同步时钟产生装置检测相对锁定中心频率的偏移量以及离散量，如果偏移量大，使锁定中心频率产生偏移而在频率轴上使锁定范围产生偏移，使直观上的锁定范围扩大，如果离散量小，就使增益变小，从而提高锁定精度。

主权项

1.一种同步时钟产生装置，其特征在于包括：A/D转换器，以与同步信号同步的同步时钟作为采样的基准，将附加有该同步信号的模拟输入信号变换为数字信号；同步信号分离电路，从上述数字信号中分离出上述同步信号；脉冲产生电路，对上述同步时钟仅计数到对于上述模拟输入信号预先设定的数而产生同步脉冲信号；乘法器，将由上述同步信号分离电路分离出的同步信号与上述同步脉冲信号相乘而输出乘积数据；低通滤波器，从上述乘积数据中取出直流成分，并将该直流成分作为补偿数据输出；控制器，基于上述补偿数据，设定对该补偿数据进行增益调整的增益调整值，并输出表示该增益调整值的增益调整数据；增益调整电路，基于上述增益调整数据进行上述补偿数据的增益调整；以及电压控制振荡器，产生与由上述增益调整电路输出的增益调整后的补偿数据对应的频率的时钟，并将该时钟作为上述同步时钟输出。