半导体积体电路装置及其错误检查与校正之方法

摘要

本发明揭示一种半导体积体电路装置，包括一记忆体单元阵列，一错误检查与校正(ECC)电路，其执行读出资料之错误检查与校正操作，该读出资料在读取延迟及一I／O(输入／输出)缓冲区期间在资料读出时间由正常资料储存部份读出。该记忆体单元阵列包括一正常资料储存部份及一同位资料储存部份。该正常资料储存部份储存用在正常资料写入及正常资料读取之资料。同位资料储存部份储存用在错误检查与校正之同位资料。在一资料读取操作之读取延迟周期期间，该EEC电路传送由该正常资料储存部份所读出之错误检查与校正读取资料。在该读取延迟周期终止之后，该I／O缓冲区输出该ECC电路检查与校正过之读取资料错误。