| 主权项 |
1.一种半导体记忆装置,其特征为:具备所给予的写入资料之第1节点(first node)与电荷蓄积节点间插入源极汲极间的电流通路,在资料的写入期间成导通状态,临限値电压的绝对値拥有第1値的第1电晶体;和所给予的读出电位之第2节点(second node)上连接源极汲极间的电流通路的一端,闸极连接上述电荷积蓄节点,临限値电压的绝对値拥有比上述第1値小的第2値的第2电晶体;和上述第2电晶体的源极汲极间的电流通路之他端与资料读出的第3节点(third node)间插入源极汲极间的电流通路,在资料的读出期间成导通状态之第3电晶体。2.如申请专利范围第1项所记载之半导体记忆装置,其中,前述第1电晶体为P通道(P channel)电晶体,前述第2、第3的电晶体各为N通道(N channel)电晶体。3.如申请专利范围第1项所记载之半导体记忆装置,其中,前述第1、第2及第3电晶体各为N通道电晶体。4.如申请专利范围第1项所记载之半导体记忆装置,其中,前述第1、第2及第3电晶体各于在SOI(Silicon oninsulator)上形成。5.如申请专利范围第1项所记载之半导体记忆装置,其中,前述第1、第2及第3电晶体各于在批次矽元件(bulksilicon )上形成。6.如申请专利范围第3项所记载之半导体记忆装置,其中,经由调整形成前述第1、第2电晶体基板的不纯物浓度,使前述第1电晶体的临限値电压的绝对値拥有第1値,前述第2电晶体的临限値电压的绝对値拥有比第1値小的第2値。7.如申请专利范围第3项所记载之半导体记忆装置,其中,经由调整前述第1、第2电晶体闸极绝缘膜的膜厚,使前述第1电晶体的临限値电压的绝对値拥有第1値,前述第2电晶体的临限値电压的绝对値拥有比第1値小的第2値。8.如申请专利范围第3项所记载之半导体记忆装置,其中,经由调整前述第1、第2电晶体的大小(size),使前述第1电晶体的临限値电压的绝对値拥有第1値,前述第2电晶体的临限値电压的绝对値拥有比第1値小的第2値。9.如申请专利范围第8项所记载之半导体记忆装置,其中,前述电晶体的大小为电晶体的通道宽(channel width)。10.如申请专利范围第8项所记载之半导体记忆装置,其中,前述电晶体的大小为电晶体的通道长(channel length)。11.如申请专利范围第3项所记载之半导体记忆装置,其中,经由调整在形成前述第1、第2电晶体的基板上被加压之基板偏压电位,使前述第1电晶体的临限値电压的绝对値拥有第1値,前述第2电晶体的临限値电压的绝对値拥有比第1値小的第2値。12.如申请专利范围第1项所记载之半导体记忆装置,其中,在资料的读出期间,前述第2节点设定基准电位。13.如申请专利范围第1项所记载之半导体记忆装置,其中,在资料的读出期间以外的动作期间,前述第2节点设定中间电位或浮动状态(floating state)。14.如申请专利范围第1项所记载之半导体记忆装置,其中,在资料的写入期间,前述第2节点设定基准电位。15.如申请专利范围第1项所记载之半导体记忆装置,其中,前述第1节点连接写入位元线(write bit line),前述第1电晶体的闸极连接写入字元线(write word line),前述第2节点连接读出源线路(read source line),前述第3节点连接读出位元线(read bit line),前述第3电晶体的闸极连接读出字元线(read word line)。图式简单说明:图1为关于本发明之第1实施方式之半导体记忆装置所使用之记忆体单元(memory cell)的等效电路图。图2为图1的记忆体单元的资料写入动作期间之时机流程图(timing chart)。图3为图1的记忆体单元的资料读出动作期间的时机流程图。图4为P通道电晶体与N通道电晶体的一般之闸极漏泄特性表示图。图5为图1所表示的记忆体单元之图案(pattern)平面图。图6为表示图5中沿着A-A'线的元件构造之断面图。图7为表示在关于第1实施方式的变形例之半导体记忆装置上被使用之记忆体单元的元件构造之断面图。图8为图5所示之记忆体单元在基板上复数配置所构成记忆体单元阵列(memory cell array)时的图案平面图。图9为在关于本发明之第2实施方式的半导体记忆装置上被使用之记忆体单元的等效电路图。图10为表示图9所示记忆体单元的元件构造之断面图。图11为表示在关于第2实施方式之变形例的半导体记忆装置上被使用之记忆体单元的元件构造之断面图。图12为以往的记忆体单元之等效电路图。 |
