| 主权项 |
1.一种将资料写入一具有多数记忆胞之非挥发性半导体记忆体中之方法,在该记忆胞中之字元线是由记忆胞所共用且位元线是由接邻记忆胞所共用,该方法包含将资料写入记忆胞中,该记忆胞依序从一端之记忆胞至另一端之记忆胞连接至相同字元线。2.如申请专利范围第1项之方法,其中,在连接至相同字元线之记忆胞中,在该一端之记忆胞之一侧上的一位元线作为源极。3.如申请专利范围第1或2项之方法,其中,藉由通道热电子以将资料写入记忆胞中。4.一种非挥发性半导体记忆体,包含布置成矩阵之多数记忆胞,那些排列成列向之记忆胞被分成两或更多区段,其中,排列成列向之记忆胞之闸极是连接至相同字元线,排列成行向之记忆胞之源极和汲极是分别连接至相同位元线,在相同区段中,位元线分别为在列向中接邻之记忆胞所共用,各区段中之位元线与其它区段之位元线是电分离,以及其中,在其中一区段之一端的一位元线与在另一区段之一端的一位元线是藉由装置隔离区而电分离。5.如申请专利范围第4项之记忆体,其中,位元线包含一阶层式结构之次位元线和至少一主位元线,次位元线是连接至记忆胞之源极和汲极,以及主位元线经由选取电晶体,共同连接至分别连接于相邻区段中之记忆胞的两次位元线。6.如申请专利范围第5项之记忆体,其中,区段更分成次区段,且主位元线经由选取电晶体,共同连接至分别连接于相邻区段中之记忆胞的两次位元线。7.如申请专利范围第6项之记忆体,其中,多数主位元线是连接至一区段或次区段中之记忆胞,某些主位元线是共同连接至接邻该一区段或次区段的一侧之一区段或次区段中之记忆胞且其余之主位元线是共同连接至接邻该一区段或次区段另一侧之一区段或次区段之记忆胞。8.如申请专利范围第6项之记忆体,其中,多数主位元线是连接至各区段或次区段中之记忆胞,一区段或次区段中之某些主位元线是共同连接至接邻该一区段或次区段一侧之一区段或次区段之记忆胞,且在该一区段或次区段中之其余主位元线是共同连接至接邻该一区段或次区段另一侧之一区段或次区段之记忆胞。9.如申请专利范围第5项之记忆体,其中,接邻区段之最接近位元线或最远离位元线是经由选取电晶体连接至源极线,以及该源极线由连接至相同字元线之多数区段或次区段所共用。10.如申请专利范围第5项之记忆体,其中,在布置成列向之接邻区段或次区段中,一位元线是共用在接邻区段或次区段二者之一的记忆胞与接邻区段或次区段中另一者之一记忆胞之间,其中,该接邻区段或次区段二者之一的记忆胞最接近该接邻区段或次区段中的另一者,而该接邻区段或次区段中另一者之记忆胞则最接近该接邻区段或次区段二者之一。11.如申请专利范围第10项之记忆体,其中,在布置成列向之接邻区段或次区段中,一位元线是共用在接邻区段或次区段之最接近记忆胞之间。12.如申请专利范围第4项之记忆体,其中,在行向中更形成两或更多区段,且在行向中各区段之位元线与行向中其它区段之位元线电分离。13.如申请专利范围第5项之记忆体,其中,设有接线,将相同电位给予连接至相同区段或次区段之记忆胞之次位元线的选取电晶体闸极。14.如申请专利范围第13项之记忆体,其中,设有接线,将不同电位给予接邻区段或次区段之选取电晶体闸极。15.如申请专利范围第5项之记忆体,其中,连接至一次位元线之记忆胞数目大于连接至一区段或次区段中相同字元线之记忆胞数目。16.一种如申请专利范围第4项所述之非挥发性半导体记忆体之写入方法,其中,只将一位元资料同时写入两区段中。17.一种如申请专利范围第4项所述之非挥发性半导体记忆体之写入方法,其中,只将一位元资料同时写入三区段中。18.一种如申请专利范围第4项所述之非挥发性半导体记忆体之写入方法,其中,资料是以通道热电子加以写入。图式简单说明:第1图为一用以说明根据本发明,将资料写在非挥发性半导体记忆体中方法之一非挥发性半导体记忆体之等效电路图;第2(a)和2(b)图为一等效电路图,该电路图用以说明当以一平常方法,将资料写入一非挥发性半导体记忆体中时一接邻胞之影响力;第3图表示一接邻胞对一源极阻抗之影响图;第4图说明如何将一列向区段阵列写入根据本发明之一非挥发性半导体记忆体中;第5图说明如何将一列向区段之另一阵列写入根据本发明之一非挥发性半导体记忆体;第6图说明如何将一列向区段之还另一阵列写入根据本发明之一非挥发性半导体记忆体;第7图为根据本发明之非挥发性半导体记忆体中,一列向区段之非接触式阵列之等效电路图;第8图为表示根据本发明之非挥发性半导体记忆体中在一列向区段阵列中次位元线和主位元线连结之等效电路图;第9图为表示根据本发明之非挥发性半导体记忆体中在一列向区段之另一阵列中次位元线和主位元线连结之等效电路图;第10图为表示根据本发明之非挥发性半导体记忆体中在一列向区段之还另一阵列中次位元线和主位元线连结之等效电路图;第11图为表示根据本发明之非挥发性半导体记忆体中在一列向区段之还另一阵列中次位元线和主位元线连结之等效电路图;第12图为表示根据本发明之非挥发性半导体记忆体中在一列向区段之还另一阵列中次位元线和主位元线连结之等效电路图;第13图为表示根据本发明之非挥发性半导体记忆体中在一列向区段之还另一阵列中次位元线和主位元线连结之等效电路图;第14图为一习知技术非挥发性NOR型记忆体之示意平面图。第15图为一习知技术非接触式阵列胞之示意平面图。 |
