| 主权项 |
1.微硬碟介面结构改良,微硬碟系由上盖、下盖与电路板所构成,电路板装置于上盖与下盖内后,直接将上盖与下盖盖合;其中该电路板设有SATA(SERIAL ADVANCED TECHNOLOGYATTACHMENT序列高等连接技术介面)连接介面、快闪记忆体与SATA(SERIAL ADVANCED TECHNOLOGY ATTACHMENT序列高等连接技术介面)控制模组;其结构特征在于至少设置为一组之SATA(SERIALADVANCED TECHNOLOGY ATTACHMENT序列高等连接技术介面)控制模组同时设置于快闪记忆体与一组之SATA(SERIALADVANCED TECHNOLOGY ATTACHMENT序列高等连接技术介面)连接介面之间进一步使数位讯号于SATA(SERIAL ADVANCEDTECHNOLOGY ATTACHMENT序列高等连接技术介面)连接介面与快闪记忆体做讯号转换;至少一组快闪记忆体,系作为资料储存及与SATA(SERIAL ADVANCED TECHNOLOGY ATTACHMENT序列高等连接技术介面)控制模组间作直接或间接电路连接;至少一组之SATA(SERIAL ADVANCED TECHNOLOGY ATTACHMENT序列高等连接技术介面)连接介面,而使前述之数位资讯传输之讯号传输至所连接之相关装置,且此SATA(SERIAL ADVANCED TECHNOLOGY ATTACHMENT序列高等连接技术介面)连接介面其分别设置为标准规格之SATA(SERIALADVANCED TECHNOLOGY ATTACHMENT序列高等连接技术介面)连接介面之抽取式装置与非标准式之SATA(SERIALADVANCED TECHNOLOGY ATTACHMENT序列高等连接技术介面)连接接面之内嵌式装置。2.如申请专利范围第1项所述之微硬碟介面结构改良,其中该SATA控制模组(SERIAL ADVANCED TECHNOLOGY序列高等连接技术介面)与快闪记忆体间系进一步桥接USB(UNIVERSAL SERIAL BIS通用序列滙流排)控制模组或IDE(INTEGRATED DEVICE ELECTRONICS整合式驱动电子介面)控制模组,将SATA(SERIAL ADVANCED TECHNOLOGY序列高等连接技术介面)介面与习用之资料传输技术整合,且以SATA(SERIAL ADVANCED TECHNOLOGY序列高等连接技术介面)之高速传输能力,提高执行速度。图式简单说明:第一图系习用之微硬碟立体图。第二图系本创作之立体图。第三图系本创作之立体分解图。第四图系本创作之电路方块图。第五图系本创作之实施例图。第六图系本创作之进一步实施例立体图。第七图系本创作之进一步实施例立体分解图。第八图系本创作之进一步实施例电路方块图。 |
